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| タイミング・エリア・パワーの最適化を一括で行いレイアウト設計後の QoS(Quality of Silicon)を向上させる論理合成ツールEncounter RTL Compiler 新しい論理合成の世界を是非ご体感下さい！！ |  |
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RTL Compiler、ヨーロッパで行なわれた合成ツールの人気投票で55%の高い得票を獲得。 |
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・32ビットマシンで4Mゲート規模をトップダウン合成
・64ビットマシンのサポート
・2Mゲート規模を8時間で合成完了
・SuperThreading技術による分散処理
・新しいアルゴリズム「グローバル・フォーカス・マッピング」
・ハイパフォーマンスなデータパスエンジン
・レイアウト設計を考慮した最適な回路構造の生成
・高精度な配線モデリング技術PLE（Physical Layout Estimator）
・クロックゲーティング挿入、及びデクローン
・マルチVtライブラリによるリーク電流最適化
・ダイナミック電流削減
・RTL／ゲートレベルにおける消費電力解析
・DFT解析およびスキャン挿入、DFT違反箇所自動修正
・マルチモード合成
・トップダウンMSV（Multiple Supply Voltage）合成
・レジスタ・リタイミング
・Encounter Test Architectを用いたテストポイント挿入
・ユーザーフレンドリーな解析環境を提供するGUI
・標準フォーマット(liberty/SDC/VerilogR/VHDL/SystemVerilog 3.1a)をサポートしているので既存の環境へのプラグインが容易
・形式検証ツールEncounter Conformalの実行スクリプト(dofile)を出力
・レイアウトツールSoC Encounterのコンフィグファイルサポート
・SystemVerilog 3.1aの構文をサポート
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