ENCOUNTER RTL COMPILER SYNTHESIS

レイアウト設計との相関性を高める手法：

論理合成結果とレイアウト設計結果の相関性が高ければ、製品の品質、スケジュールをより計画的に進める事が可能となります。
ケイデンスではRTL Compilerによる最新の論理合成技術を使い、更なる論理合成結果とレイアウト設計結果の相関性の向上手法を提案いたします。

■Design with Physical PLE/PQoS（wireloadless ＆ PredictQoS）

従来論理合成ツールで使われてきたワイヤーロードモデルを置き換える技術としてPLE(Physical Layout Estimator)を開発しました。
PLEは既にお客様にご使用いただいており、テープアウト数も100を越え、広く採用されている技術です。
このPLEはフィジカル・ライブラリ(LEF)とキャパシタンステーブルから必要な情報を読み取り、実際のレイアウトに近いレベルで配線モデルを内部生成し、論理合成結果の質を向上させます。PLEを使用することによりタイミング、Area、Powerが効果的に削減されることが確認されております。
ASICの場合、既に国内の主要なベンダー様にてPLEをサポートしていただいておりますので、PLEを使用する際に必要となるフィジカルライブラリをご要望の場合、ASICベンダー様窓口にお問い合わせください。

PQoS(PredictQoS)はPLEの合成結果を配置エンジンに引き渡し、更なる精度向上を行なう技術です。
PQoSの利点は論理合成後の結果をレイアウト設計の結果に近づけることにあります。
RTL Compilerを操作する設計者はレイアウトツールを意識することなく、配置エンジンをバックグラウンドで起動し、フロアプランも考慮することが可能となるのでIOやマクロの配置、および配線の回り込みに起因するロングワイヤーの見積りをより適正に行ない、その結果を自動で合成処理に引き渡します。

PQoSの結果をGUIにてフィジカル⇔RTL⇔タイミング詳細パスとクロスプローブすることが出来ますので、早期にRTLやSDCへの品質改善としてフィードバックが可能です。
論理合成結果の精度が上がることにより、レイアウト設計でのタイミング収束、Area縮小、Power削減を含め、イタレーション削減に効果があり設計TATの削減につながります。

PQoSは論理合成結果をより実際のレイアウトに近いレベルまで引き上げる効果的な技術です。

最新のLow Power合成手法：

タイミングを満たしつつ、どこまでPowerを削減できるかは低消費電力設計における大きなキーポイントです。
ケイデンスではRTL Compilerによる最新の論理合成技術を使い、更なる消費電力の削減手法を提案いたします。

■Design with Power アーキテクチャ探索(Architecture Exploration)

Powerを削減する手法の一つとしてMSV(Multi Supply Voltage)の使用が注目されております。
MSVはチップの各ブロックに対し個別に電源電圧を割り当てます。
つまり速度を要求されるブロックには高い電源電圧を割り当て、速度を要求されないブロックには低い電源電圧を割り当て、全体の消費電力を下げる手法です。
この手法は大変効果的でありますが、各ブロックにどの電源電圧を割り当てるかにより、性能（タイミング）が大きく左右されてしまいます。

ケイデンスはこの電源電圧の組み合わせの探索をブロック電源電圧の『アーキテクチャ探索』と呼んでいます。
ボトムアップでブロックを組み上げていく論理合成ツールやレイアウトツールでMSVを実装していた従来の設計手法では、各ブロックの電源電圧の組み合わせまでは考慮はできませんでした。

RTL CompilerはCPF(Common Power Format)フローを使うことにより従来複雑であった設定が簡素化できるようになりましたので実現可能な最適解を見つけることが容易になりました。

一般的にチップ上のブロックは電源電圧が一義的に決められるものと、タイミングが満たせる範囲で自由に指定できるものがあります。
設計目標として、一番目にタイミングが満たせること。二番目にPowerが小さく、しかもAreaが膨らまない組み合わせがベストであると言えます。

RTL CompilerではPower Domainブロック構成/遮断ブロックの使用/Power mode構成を変えたCPFを複数用意して早期に最適解を見つけることが可能となります。

アーキテクチャ探索により、今まで確信の無いままに進めていた電源電圧の組み合わせを探すことができます。