Cadence Design Systems, Inc.

通信・ネットワーク、デジタル家電の進展とともに、CMOS技術を用いたアナログ回路を混載集
積したアナログ・デジタル混載LSIが注目されています。微細化の進展により数GHzまでのRF信号を扱うことが可能となり、RF回路混載へと変貌を遂げていますが、微細化に伴う低電圧化はアナログ回路設計をより困難なものにしています。
そこで当セッションにおいては、A/D変換器およびRF回路を中心に、アナログにおけるCMOSの微細化効果、A/D変換器およびRF回路の現代直面する課題とそれを克服する最新の設計技術を紹介するとともに、今後の方向性について考察します。

Virtuoso platformに含まれるVirtuoso Schematic Editor, Virtuoso Analog Design Environment, Virtuoso Layout SuiteそしてAssuraの2007年から2009年にかけての最新のロードマップのご紹介をします。それに加え、最新のマルチ･モード・シミュレータ6.2のテクノロジについてご紹介します。

＊当セッションでは通訳のご用意はございませんが、日本語での概要説明を行ないます。

アナ・デジ混載の大規模チップレイアウトにおいて、フロアープランからマクロレイアウト、そしてチップレベル・レイアウトまでの設計フローについてご紹介します。各フローでPreview、First Encounter、Virtuoso-XL、Virtuoso Chip Assembly Routerを適時使用することで従来のVirtuoso Layout Editorを使用したマニュアル・レイアウトから大幅なTAT短縮の効果がみられました。設計フロー中での各ツールの効果的な使用例とTAT短縮効果をご紹介します。

ミックスト・シグナル(Bigアナログ/Smallデジタル）設計にアナログ・ドリブン・インプリメンテーション・フローを活用することによりパフォーマンスを下げることなくコスト削減を実現できました。Virtuosoの操作方法を継承したデジタル・インプリメンテーション・ツールによる導入時の大きな混乱の防止、付属機能のN2Nの使用による面積削減という点でも大きな効果を得られました。
Chip AssemblyRouterインターフェースの使用によるミックスト・シグナル回路向けの配線も今後期待しています。 Bigアナログ/Smallデジタル向けのメソドロジ・フロー活用事例をご紹介します。

DFM/DFY を考慮したデザインのReUse が無視できない重要な課題である事はわかっていても、それをいかに効果的に実現するかという問題に対しては、優れた解が存在しませんでした。
ケイデンスの、DFM/DFY ソリューション、Virtuoro Yield Optimizeは、独自の２次元最適化アルゴリズムにより、ベースレイアウトの基本的な形状を損なうことなく、高品質なDFM/DFYを考慮したデザインを実現します。当セッションでは、Virtuoso Yiled　Optimize　により実現される理想的な、自動DFM/DFYフローについてご紹介します。

CMOS技術の急速な進歩により、無線アプリケーションや携帯電話に、RF CMOSを利用する機会が増えてきています。一方、回路動作を予測するために必要となるスパイラルインダクタなどの受動素子に対する高精度モデリングは、かなり遅れをとっています。当セッションでは，３種類のスパイラル誘導素子（インダクタ、トランス、バラン）に対するスケーラブルモデルの開発状況について報告いたします。特に、ジオメトリとプロセス技術の両方に対するスケーラビリティ、損失の多い基板結合と寄生部分の高精度モデリングについて解説いたします。また、今回の研究成果は、米国ケイデンスとの協力によるものであり、株式会社モーデックの取締役として発表いたします。ここで公開する研究成果は，株式会社モーデックのコンサルティングビジネスを通じて活用できます。

＊当セッションでは通訳のご用意がございませんことご了承下さい。

ナノテクノロジーによるCMOSに代表されるトランジスターを用いたIC設計において、最適な特性を得ることに加えて、各コンポーネントのプロセス特性ばらつきによるワーストケースの特性をあらかじめ想定しておくことは重要ですが、以前よりも難しくなっていることも事実です。ケイデンスではIC設計の面から以前より研究・開発を行い、その成果としてNeoCircuit DFMを提供しておりますが、トランジスターレベルの実測情報を含んだ統計モデリングについては、今まで解決されていませんでした。そこで以前より株式会社モーデックの統計デバイスモデリング技術、ツールによりこの部分を補完すべく開発を進めてまいりました。 この度開発の最初の成果として、デバイスレベルの統計モデリングから最適化設計を行うまでの流れと手法をご紹介します。

Artist環境上に構築したレイアウト前にエレクトロ・マイグレーション制約の解析を行う環境についての紹介です。シミュレーション回路だけを使用して、 Spectreシミュレーションの結果から求めた電流から、その電流を流すのに必要な配線幅やビア個数を計算する機能をArtist環境上に構築しました。さらに、Wire Editorを使用して、ここで計算した配線幅/ビア個数を守ったレイアウト配線を行う手順も用意しました。
本環境でネット毎の最低限必要な配線幅やビア個数を計算しておくことでエレクトロ・マイグレーション検証による後戻りを防ぐレイアウト設計を行った適用事例についてもご紹介します。

近年、LSIの回路規模は、モバイル向けやデジタル家電向けを中心に年々大規模化してきており、それに伴いシミュレーションによる検証項目数や検証時間も増大しています。その対策として、各種記述言語に対応したアナ・デジ混載シミュレーターであるAMS Designerを適用しています。これにより短時間でのブロックレベルからチップレベルまでのアナログ・デジタル混載のシミュレーションを可能にし、検証効率を大幅に改善した例をご紹介します。

国内から発信する微細MOSトランジスタモデルHiSIM2の実用化動向をご紹介します。HiSIM2は物理現象に基づくポアソン方程式と電流連続式よりモデルを導出しており、

・微細MOSトランジスタ特性を高精度に表現できる
・アナログ、RF設計に利用できる
・モデルパラメータ数が少ない
・単一モデル式で広いTr動作領域をカバーできる
・回路シミュレーション時間が短い

などの特長を有します。
STARCコンパクトモデルWGでは広島大学と連携して、回路シミュレータへのHiSIM2モデル組込みと実用化に向けた評価をを進めています。
当セッションではHiSIM2モデル、および高耐圧トランジスタモデルHiSIM-LDMOSのメリットをモデル技術者・回路設計者の視点でご紹介します。