Cadence Design Systems, Inc.

高度な低消費電力技術の導入に伴い、その検証は非常に複雑になってまいりました。また、低消費電力化を求めるためには設計の早い段階での解析が必須となっております。当セッションでは複雑なパワー・ドメインやステート・リテンションの検証についてより機能拡張されたIUS(Incisive Unified Simulator)、及びIUSとEncounter RTL Compilerを用いた高度なRTLパワー解析機能などデモを交えてご紹介します。

近年、Power Shutoff(PSO)など低消費電力化に向けた高度な技術が実設計の中に取り上げられ始めております。それに伴いパワーの解析がより複雑になり困難になってまいりました。当セッションではSoC EncounterとVoltageStormを使ったパワーのサインオフ解析及び最適化についてデモを交えてご紹介します。

富士通グループは、早くから次世代高速無線ブロードバンド技術としてWiMAXに注目し、WiMAX Forum設立当初よりボードメンバーとして参画しております。開発対象はデバイスからネットワークサービスまでにおよび、低電力、小型、フィールドプルーブンなソリューションを提供することで、お客様の競争力のある商品がタイムリーに市場に提供されることを強力にサポートしています。今回、WiMAXベースバンドSoCを開発するにあたり、携帯機器では不可欠の低電力化に向けて行った技術および効果をケイデンスのデザインフローも含めてご紹介します。

低消費電力設計の要求が高まるに従い、設計及び設計手法の複雑化も高まっています。低消費電力設計フローにおいてもインプリメンテーションや検証の自動化が進められています。Conformal Low Powerは、低消費電力設計の検証ツールとして導入されてまいりました。TIでの低消費電力設計フロー及びConformal Low Powerを用いた検証フローの概要について事例と合わせてご紹介します。

従来の合成〜配置配線のフローとEncounter RTL CompilerのPredict QoSを使用した合成〜配置配線のフローを比較。First EncounterのSilicon Virtual Prototypingの機能を統合した予測性の高い論理合成を実現。フロントエンド設計者が問題箇所を早期に発見、修正でき、バックエンドとのイタレーションを減らしTATの短縮が実現しましたのでそのフローをご紹介します。

チップの大規模化・複雑化および開発の短TAT化に伴い、機能ECOを行う機会は増大しています。
しかし、ゲートレベルネットリストを追いかけて手修正するのは、大きな負担かつクリエイティブではありません。このような問題を解決する自動ECOツールであるConformal-ECOが、ようやく実用段階に入りましたので、製品適用結果を元に最新の実力と課題をご紹介します。

マルチモードSDCについてSDC間のタイミング制約の衝突や矛盾を検出することや、RTLからP&Rに至る実装工程で頻繁に行なわれるSDCファイルの改変において正しく制約が維持されているかを検証することは非常に困難です。
当セッションではConformal Constraint Designer が最新のMulti-Constraint Check(MCC)テクノロジによって提供するSDC比較機能、マルチモードSDCチェック機能による複数SDC間の検証手法についてご紹介します。

当セッションではEncounter Testを使った最先端のテスト手法によるテスターのスループットの向上によりどのように生産性の改善を図るのかについて説明するともに、タイミングベースの（遷移）故障検出率、ブリッジ故障やそれに類する故障を含んだデザイン固有の微小遅延故障のモデリングの最新手法についてもご紹介します。

＊Anis Uzzamanは日本語にて行ないます。

大規模化、複雑化、高性能化するSoCの開発・量産における製品テストは、一般にLSIテストシステムを使います。このLSIテストシステムを使った製品テストに対するコスト、品質および開発TATに関する要求はますます厳しくなっています。アドバンテストでは、それら課題のソリューションとして設計とテストをリンクしたLSIテストシステム向けの高効率なSoCテストプログラム開発環境を提供しています。
今回、仮想テストによるケイデンスのMBISTを対象にしたテストプログラム開発・デバッグを中心に、アドバンテストの取り組みをご紹介します。

昨今、テスト時の同時スイッチング動作に伴う消費電力増大、IRドロップに起因するタイミングエラーなどの問題が深刻になり、DFTにおいてもLow Power対策が必要です。
当セッションでは、STARCが提案する電力・ノイズ対策テスト手法とその一環であるPA-DFT(Power & Noise Aware DFT)機能をEncounter Testで実現した共同開発の成果をご紹介します。
また、今後の低消費電力テスト手法に関するケイデンスへの期待も合わせてご紹介します。

LSI の大規模化・高速化に伴い、テストに要求される故障の種類が増加し、テスト時間の短縮とテスト品質の向上が求められています。今回、論理BISTを核にした日立のテスト設計手法とEncounter Testを組み合わせた "Harmonious BIST" 手法を共同で開発しました。それぞれの強みを生かし、ブリッジ故障や遅延故障の高精度な検出能力を実現するパターンを作成することが出来ましたので、その概要をご紹介します。