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DA SHOW/CDNLive! Japan 2009

事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。

カスタムIC設計 トラック 概要

7月16日（木）
 
13:00-13:50 IC6.1を用いたミックス・シグナルIP回路設計環境の紹介
  現在、弊社では、設計生産性の向上を目的としたミックス・シグナルIPの設計環境の構築に取組んでいます。従来の設計環境は、ケイデンスのIC5.Xプラットフォームを中心に、VSdEやNeoCircuit, NeoCell等のポイントツール群で構築していました。しかし、ツール毎に同様なテクノロジを準備する等の環境構築上の課題や、GUIが異なることで同様な設計制約を設定する等のエントリ上の課題がありました。当セッションでは、各ポイントツールがシームレスに統合されたIC6.1の導入により、設計生産性の向上が期待できるミックス・シグナルIPの回路設計フローに関する設計環境の構築について紹介します。
  株式会社 日立製作所
マイクロデバイス事業部 情報通信LSI設計部
林 茂樹　氏
14:00-14:50 大規模化、複雑化するカスタム/ミックスシグナル設計検証の課題に対処するケイデンスの包括的ソリューションのご紹介
  プロセスの微細化により、LSI上にさまざまな機能ブロックの搭載が可能になっています。
それに伴い機能ブロック間の相互作用など設計や検証を複雑化し、従来の設計検証手法では対応できないような多くの課題が顕在化しています。また微細化により物理的影響がより電気特性へ影響するようになり、シミュレーション、抽出、物理検証、ノイズ解析が連携し機能しなければなりません。
当セッションでは、ケイデンスが開発したRC抽出ツール、DRC/LVS検証ツール、回路シミュレーション・ツール、EM/IR解析ツール、そして信頼性解析ツールを含む包括的なソリューションと、大規模化する回路に対処するための全テクノロジのアルゴリズムの改善と分散処理のサポートに関してご紹介します。
  Zhihong Liu
米国ケイデンス・デザイン・システムズ社
Corporate Vice President
15:20-16:10 大規模ミックス・シグナルIPにおける電源解析の適用事例
  最近、IPの大規模化、低電力化、高機能化が進み、IPに起因する電源ノイズの影響が大きくなっています。そのため、IPの電源に対する設計への要求が厳しくなり、大規模回路に対応した高精度な電源解析が必要となっています。今回、ケイデンスの電源解析ツール群を用いたＩIRドロップ／エレクトロマイグレーション解析手法を導入することにより、大規模ミックス・シグナルIPにおけるトランジスタレベルのダイナミック電源解析を実現できましたので、その手法、適用事例をご紹介します。
  株式会社日立製作所
マイクロデバイス事業部　情報通信LSI設計部　主任技師
大町　孝　氏
16:20-17:10 アナログモデルを適用した携帯電話向け電源・Audio統合LSIの設計事例の紹介
  当社では携帯電話向けのシステム電源と通話/Audioを統合したアナログリッチなLSIを開発しています。ますます複雑化している携帯電話ですが、アナログリッチな本LSIにおいても、DVFSに対応する電源の制御や通話のADC/DAC、音楽再生用のDAC、通話から録音への経路の切替など、アナログ・ディジタルの協調設計/検証が開発において最も重要なポイントの一つとなっています。
そこで今回Verilog-AMSによるアナログモデルを適用し、ケイデンスのAMS Designerを用いてSimulation環境を構築してこの問題を解決しました。
  富士通マイクロソリューションズ株式会社
第二開発統括部　アナログSoC開発部
上林　俊也　氏
   
   
7月17日（金）
 
11:10-12:00 カスタムIC設計の課題である、生産性向上、信頼性向上とコスト削減を可能にするIC61のテクノロジの紹介
  最先端のカスタムIC設計のみならず一般的なテクノロジ・ノードでのカスタムIC設計においても、生産性の向上、信頼性の向上と開発コストの削減は共通の設計課題です。
これらの課題に対処するには、回路図設計とレイアウト設計が密に統合された環境で設計制約や設計ルールを考慮しながら設計を進めることが重要です。
特に今まで設計者の経験に依存してきたレイアウト設計工程に、操作性の向上したテクノロジや、配置や配線の自動化のテクノロジを導入することで大きな生産性の向上を可能にします。当セッションでは、IC61のレイアウト機能の最新情報をご紹介します。
  日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
浅利　和彦
13:00-13:50 先端プロセスに対応したIC61環境構築の課題及び適用事例の紹介
  先端プロセスに対応した設計環境を構築する為には、複雑なプロセスルールへの対応、設計効率を上げる新しい機能、ユーザビリティの向上が必須になって来ています。東芝マイクロエレクトロニクスは、これら設計者の要望に応える為に、IC61で設計環境構築を行いました。
IC61設計環境構築を通じて見えてきた課題に対して、問題解決に向けたアプローチやIC61の適用事例に関して御紹介致します。
  東芝マイクロエレクトロニクス株式会社
デザインソリューション統括部　設計自動化技術開発部　設計メソドロジ担当　主務
浜井　恒夫　氏
14:00-14:50 QRC Extractionによる液晶ディスプレイの高精度寄生素子抽出
  ソニー株式会社では、ガラス基板上に回路を集積した液晶ディスプレイを生産しております。我々は、Assura RCXによる寄生抽出およびバックアノテーション手法を2005年に設計導入し、ケイデンスの協力の下で、抽出ソルバに改良を重ね、基板がガラスであっても高精度な寄生抽出計算を実現しました。さらに平板電極起因の表示不具合を、後継ツールQRCのメッシュ分割機能を活用することで、低ノイズ・低クロストークの高品質な液晶ディスプレイの開発に成功しました。
  ソニーモバイルディスプレイ株式会社
製品設計部門　設計１課　設計技術課
統括課長　渡辺　誠　氏
鶴間　建行　氏
15:20-16:10 もう一つの先端ノードへの挑戦
- 「Variability」は本当に必要か！ ケイデンスのDesign-For-Variability手法
  先端プロセス技術では設計におけるコストも増大し、設計者にとっては歩留まり向上の手段を事前に構築することがとても重要になっています。
先端ノードではストレスの影響も増大し、新たなばらつきの要因になっています。
リソの問題は依然として重要で、設計段階でリソの影響を理解し、考慮しておく必要があります。
これらはセルライブラリの設計でも考慮されるべきで、デバイス特性におけるばらつきの低減に大きく寄与します。チップのパフォーマンスや歩留まりを正確に予測し、厳しいTime to Marketの要求を満たすためには、当セッションでご紹介するケイデンスのDesign-For-Variability手法の導入が必須です。
  日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
横山　和男
16:20-17:10 AgeMOS劣化モデルによるChipレベル信頼性検証メソッド
  ProPlus Design Solutionsは、海外大手ファウンダリーでも採用されている、高精度なモデリング製品BSIMProPlus、および高品質なサービスをお客様に提供します。
BSIMProPlusは業界唯一のAgeMOS劣化モデルを使用し、任意の経年劣化に相当する加速ストレスを加えたテストChipの劣化状態を測定・可視化します。さらに抽出したAgeMOS劣化モデルでターゲット回路を作成し、Cadence Simulation環境にて、Chip内のタイミング劣化をとらえ、これにより信頼性検証を行います。
  プロプラスデザインソリューション株式会社
シニア・テクニカル・コンサルタント
横山 昇峰輝　氏
オープン・デモ会場におきまして、「カスタムIC設計プラットフォームVirtuoso 6.1/MMSIM 7.1」「ケイデンスDFMソリューション」をご紹介しておりますので、是非、こちらにもお越し下さい。