事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。
デジタル・インプリメンテーション トラック 概要
| 7月16日（木） |
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| 13:00-13:50 |
東芝セミコンダクター社におけるCOTビジネス向けケイデンス設計環境サポートについて |
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東芝セミコンダクター社においては、COTビジネス向けにCadence製品ベースのデジタル設計(Encounterプラットフォーム）及びアナログ・ミックスシグナル設計環境（Virtuosoプラットフォーム）のサポートを提供しています。当セッションでは、まずケイデンスより今回東芝COTユーザ様向けにご提供させていただいたインプリメンテーション設計及びサインオフ環境についてご紹介させていただき、東芝セミコンダクター社よりCOTビジネス向け設計サポート環境を短期間で構築した事例についてご紹介します。 |
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株式会社 東芝セミコンダクター社
システムLSI設計技術部
参事
秋山 寿博 氏 |
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| 14:00-14:50 |
大規模・省電力チップ設計への取り組み |
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現在日立製作所では50Mgateを超える大規模デザインにて、これまでの設計期間の効率化に加えて省電力化に取り組んでいます。当セッションでは、昨今の大規模化における問題点への取り組み、問題点の解決への考え方について述べると共に、従来設計フローと比較してケイデンスのLow Power設計フローによって得られるメリットや先端テクノロジであるEncounter Power System（EPS） への期待について事例を交えてご紹介します。
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株式会社日立製作所
マイクロデバイス事業部 情報通信LSI設計部
主任技師 坂元 登 氏
主任技師 阿部 明夫 氏 |
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| 15:20-16:10 |
IC6.1とEncounter Digital Implementation Systemを用いたミックスシグナル協調設計の効率化 |
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ミックスシグナル設計においてアナログとデジタルの協調設計の必要性が高まってきています。
現在東芝情報システムではミックスシグナルデザインにて、これまでの高品質なデザインを保ちつつ、設計期間の効率化、チップエリアの削減と設計コストの削減に取り組んでいます。
当セッションにて、アナログ部のインプリを行うVirtuoso(IC61)とデジタル部のインプリを行うEDIテクノロジ（VDI）を用いた協調設計の効率化を適用事例を交えてご紹介します。 |
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東芝情報システム株式会社
第一LSIソリューション事業部第八LSI設計センター
篠原 義治 氏 |
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| 16:20-17:10 |
低消費電力設計へのEncounter Timing Systemの適用事例 |
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富士通マイクロエレクトロニクス株式会社では、Common Power Format(CPF)を使用した低消費電力設計環境を運用しています。今回、Multi Supply Multi Voltage(MSMV)手法を用いた低消費電力LSIの設計においてCPFをインターフェイスしたEncounter Timing Systemを適用しました。 当セッションでは、タイミングとシグナル・インテグリティ検証をETSで実施し、サインオフした事例についてご紹介します。 |
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富士通VLSI株式会社
LSI技術開発統括部 第二開発部
平松 賢治 氏 |
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| 7月17日（金） |
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| 11:10-12:00 |
Encounter Digital ImplementationとSign-offコックピットによる次世代設計に向けた新機能紹介 |
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次世代のプロセスにて、大規模・高周波・高品質なチップを設計する際には様々な課題があります。
当セッションでは、これらの課題を解決するデジタルインプリツールのEncounter Digital Implementation
(EDI)と厳しいサインオフ条件を解析するEncounter Timing System(ETS)、Encounter Power System(EPS)の機能をご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部 牧井 徹
テクニカル フィールド オペレーション本部 池田 建善 |
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| 13:00-13:50 |
TSMC Design Infrastructure & Platform |
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弊社設計インフラストラクチャ "Open Innovation Platform" のご紹介です。
このプラットフォームは、相反するふたつの課題、設計精度の向上と設計時間の短縮を高い次元で両立させる、真に開かれたものとしてユーザ様にアクセスいただくものです。iPDK や RDK といったサーキット レベルから、より付加価値の高い設計サービスの提供までを包括するプラットフォームの概要をお伝えします。 |
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TSMCジャパン株式会社 FTS & M マネージャー
諏訪 博之 氏 |
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| 14:00-14:50 |
ケイデンスの新しいサインオフ環境の提案 |
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微細化プロセス、ギガサイズのチップにてサインオフ条件が厳しくなってきており、インプリメンテーションとの整合性、タイミングやパワーを統合した解析などが必要となってきております。
当セッションでは、これらの設計にマッチしたケイデンスのサインオフ・コックピットをEncounter Timing SystemとEncounter Power Systemを中心にデモを交えてご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部 池田 建善 |
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| 15:20-16:10 |
なぜ、NECエレクトロニクスはQRCを採用したか！ ～設計TAT短縮への取り組み～ |
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昨今のSoC開発においては、プロセスの微細化とチップの大規模化、高機能化が進んでいます。加えて、SoC開発のTAT短縮に応えるためには、最新プロセスにおける精度に加えて、大規模データでの性能(主に処理速度)がRC抽出ツールの重要な選定条件になっています。NECエレクトロニクスでは、Cadence QRC Extractionを評価して、性能・精度が最新プロセスでの製品設計に適用可能なレベルであることを確認しましたので、製品適用結果を元に最新の実力と課題をご紹介します。 |
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NECマイクロシステム株式会社
基盤コア開発事業部 基盤技術開発第三グループ 主任
蓑田 幸男 氏 |
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| 16:20-17:10 |
STARCAD-CEL製造性考慮設計メソドロジ |
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半導体理工学研究センター（STARC）では、2008年度より32nmプロセス世代をターゲットとした製造性考慮設計メソドロジの開発を始めました。昨年度、Cadenceツールを用いることにより、製造性に関するクリティカルな問題を解決する目処をつけることができました。そのフローについてご紹介します。また、製造性に加え、バラツキに対する課題も考慮した設計フロー開発への今後の取り組みについてもご紹介します。 |
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株式会社 半導体理工学研究センター
開発第1部 研究員
植木 健史 氏 |
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| オープン・デモ会場におきまして、「Encounter Power Systemによる熱解析」「ケイデンスDFMソリューション」をご紹介しておりますので、是非、こちらにもお越し下さい。 |
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