事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。
フロント・エンド設計 トラック 概要
| 7月16日（木） |
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| 13:00-13:50 |
RTL Compler 9.1 の新機能紹介 |
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RTL Compiler 9.1では、コア･シンセシス･エンジンによるタイミングやエリア、パワーの品質向上、混雑度を考慮したフィジカル･シンセシスおよび解析機能の充実、パワーアーキテクチャ探索などのCPFによる低消費電力化設計機能の拡張など、数多くの新機能が導入されています。当セッションでは、バージョン9.1の様々な新機能についてご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部
岡村 亮介 |
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| 14:00-14:50 |
Conformal Low Power CPF構築環境と新GUI環境のご紹介 |
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CPFを使用することによってLow Power設計は容易になります。 しかし、新しいフォーマットを理解し記述することは簡単なことではなく、またミスも伴いがちです。 当セッションでは、そのような問題を解決するConformal Low Power(CLP)の新機能である、CPF構築を支援するGUI環境Power Intent Architecture(PIA)ユーティリティと各設計フェーズにおいてLow Power設計のデバッグを容易にするCLP 9.1の新しいGUI解析環境についてご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部
新迫 和宏 |
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| 15:20-16:10 |
高品質RTL設計メソドロジと論理合成ツール（RTL Compiler)に要求される機能とは? |
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近年、情報家電、携帯機器向けLSIは、高機能化によるゲート規模増加とは対照的に、開発サイクルの短TAT化が進み、RTL設計は、機能的動作の実現がゴールとなり、回路品質の追求までは及ばない現実があります。当セッションでは、RTL設計の段階で、合成ツールRTL Compilerを使用したデザインの構造解析によるfeedbackから、より高品質な回路を実現するメソドロジを、いくつかの事例を用いてご紹介します。 |
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カシオ計算機株式会社
QV事業部 開発統轄部 第一開発部 第11開発室
西本 正輝 氏 |
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| 16:20-17:10 |
Encounter Testを利用した高精度な故障診断手法の紹介 |
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今日の先端SoCでは、プロセスの微細化・高速化により欠陥の振舞いが複雑化しています。歩留まり低下要因の特定、シリコンデバッグ、戻入品解析等のために高速・高精度な故障診断技術が重要ですが、従来の単一故障モデルにマッチしない故障や、デバイス内に複数の欠陥が存在する多重故障は故障診断の解析精度を下げる要因となります。当セッションでは、SLATやPattern Faultなど、Encounter Test独特の機能を組み合わせることで、これらの複雑な故障を高精度に、かつ効率的に特定する手法をご紹介いたします。 |
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株式会社 東芝 セミコンダクター社
システムLSI事業部 システムLSI設計技術部 設計メソドロジー技術開発担当 主務
小野崎 泰智 氏 |
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| 7月17日（金） |
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| 11:10-12:00 |
今後の論理設計環境の在りかたを、合成ツールがリードする |
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合成ツールが利用され20年以上が経ちましたが、セルライブラリを使用し、配線容量を考慮した基本的な合成方法は変わっていません。しかも、テクノロジの微細化にともない、バックエンドによる影響が大きく、マージンを考慮した合成手法では、設計の諸問題（設計期間、タイミング収束性、チップ面積、電力）を解決できていないのが実情です。ケイデンスは、その問題点の原因を明確にして、今後の合成環境の在りかたをご提案します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部
横田 猛 |
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| 13:00-13:50 |
Encounter Conformal ECO Designer 9.1 Updateのご紹介 |
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チップの大規模化・複雑化および開発の短TAT化に伴って機能ECOを行う機会は増大しています。Encounter Conformal ECOはこれまでマニュアルで行なっていたECO作業を自動化するツールです。次期バージョン9.1ではテープ・アウト後のPost-Mask ECO処理におけるSpare Cellに対するマッピング機能に加えてGate Arrayタイプの領域に対するマッピング機能をエンハンスし、より広範なケースに対してPost-Mask ECOを効率的に実現できる設計環境を提供できるようになりました。 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部
土田 英一 |
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| 14:00-14:50 |
短TAT設計を実現するフロント・エンド設計メソドロジとConformal-ECO/Constraint Designerの役割 |
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大規模SoCの設計を決められた期間内で完了させるためには、設計中に生じる問題点やミスをできるだけ早く検知し、設計やり直し（イタレーション）を防止することが非常に重要です。 また、如何に早くリカバリを行うのかということも考えていく必要があります。 当セッションでは、このような設計環境を実現するため、半導体理工学研究センター(STARC)で開発しているフロント・エンド設計メソドロジと、ケイデンス社のConformal-ECO,Conformal-Constraint Designer(CCD)について、メソドロジ中における位置づけや適用効果、課題についてご紹介します。 |
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株式会社 半導体理工学研究センター
開発第1部 研究員
千綿 幸雄 氏 |
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| 15:20-17:10 |
早期チップ・プランニングによるICサイズ・パワー・コスト削減 |
| (16:10-16:20 休憩) |
ICデザインにおけるアーキテクチャ・フェーズでの決定事項は、最終的なチップサイズ、パワー、パフォーマンスおよびコストに対して重大な影響を与えます。ケイデンスのチップ・プランニング・ソリューション製品を用いることで、デザインスペックの最適化とwhat-if解析を行い、相矛盾するパラメータに対するバランスを取ることができます。さらに、先日発表いたしました新技術 「EDI Systemとのインターフェース」により、ケイデンスのインプリメンテーション設計システムEncounter Digital Implementation System（EDI System）の結果をフィードバックすることが可能となり、実設計段階の最新結果をパッケージ価格も含めたチップの全体コストに反映されるので、設計者は最適化による定量的成果を即座に把握することができます。当セッションでは、新機能「パワー・マネジメント」および「EDI Systemとのインターフェース」のデモも含め、設計の早期段階におけるチップ・プランニング環境を説明いたします。また、海外での成功事例を基に、チップ・プランニング・ソリューション製品を用いた正確なチップサイズ・パワー見積りの実例、ユースモデルをご紹介します。 |
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| 1． |
チップ・プランニング・ソリューション製品のご紹介： 早期チップ・プランニングによるICサイズ・パワー・コスト削減 |
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Anis Uzzaman
米国ケイデンス・デザイン・システムズ社
Business Development Director, Chip Planning Solutions
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（日本語によるセッションです） |
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| 2． |
チップ・プランニング・ソリューション製品を使いこなすための様々なユースモデルの紹介 |
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Adam Traidman
米国ケイデンス・デザイン・システムズ社
General Manager, Chip Planning Solutions |
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（日本語による概要説明を行います。） |
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| 3． |
デモ： チップサイズ、パワー、パフォーマンス、コストの見積り、及び新機能「パワー・マネジメント」、先日発表いたしました「EDI Systemとのインターフェース」 |
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日本ケイデンス・デザイン・システムズ社
テクニカル フィールド オペレーション本部
榎戸 芽久 |
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| オープン・デモ会場におきまして、「RTL Compiler およびConformal Low Powerの新機能」「早期チップ・プランニングによるICサイズ・パワー・コスト見積り」をご紹介しておりますので、是非、こちらにもお越し下さい。 |
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