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機能検証 トラック（7月16日） ／ システム設計 トラック（7月17日） 概要
| 7月16日（木） 機能検証 トラック |
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| 13:00-13:50 |
ケイデンスのIncisive機能検証プラットフォームとソリューションご紹介 |
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短工期で高品質な開発を行うためには、設計における設計資産再利用だけでなく、検証における検証資産再利用を推進する必要があります。検証資産の再利用をするとき、世界標準となっている仕様についてはサードパーティー製検証IPの利用、社内プラットフォーム部品に対しては内製の検証資産の再利用、のように、上手に検証資産を使い分けることが必須ですが、前者に対するソリューションとして、幅広いプロトコルをサポートするケイデンス製検証IPを、後者のソリューションとして、多言語に対応したOVM-ML検証メソドロジについてご説明します。 |
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日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部 テクニカル・セールス･ディレクター
後藤 謙治 |
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| 14:00-14:50 |
AMBA ABVIPを用いたIFVによるフォーマル検証適用事例 |
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近年、SoCの主流バスはAMBA(AXI/AHB/APB)バスで構成されており、AMBAマクロベースの製品品質確保、設計効率改善が重要となっています。これまではspecman-uVC等の手段によるダイナミック検証の過程でAMBAバスの検証を行なってきましたが、今回、AMBA-ABVIP(Assersion based VIP)によるフォーマル検証を適用することにより、設計過程あるいは検証の初期段階で比較的容易にAMBAバスの検証が可能となり、その効果が確認出来ましたので紹介します。また、ABVIPに搭載されるvPlanを使ってeManagerで効率よく検証/管理を行ないましたので合わせて紹介します。 |
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NECマイクロシステム株式会社
第二SoC開発事業部 カスタムSoCグループ 主任
荒木 功太郎 氏 |
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| 15:20-16:10 |
IEMを用いた検証管理改善への取組み事例 |
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LSI開発工程の大半を占める検証プロセスでは、検証網羅性や検証手法と同様に、検証計画に基づく確実な実行と検証作業における課題の早期発見および再計画といった効果的なマネージメントが重要と考えます。今回、これらの効果的な検証マネージメントの実現を目指して、IEM(Incisive Enterprise Manager)を用いた検証を実施したので考察を交えながらご紹介します。 |
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富士通マイクロソリューションズ株式会社
第一開発統括部DAVソリューション第一開発部 プロジェクト課長
金子 和夫 氏 |
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| 16:20-17:10 |
検証のTBA化、してますか？ |
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近年、設計において高抽象化の事例が多数報告されています。利点として記述量削減によるTAT短縮やシミュレーション実行の高速化があげられます。検証においても高抽象化の動きが出てきています。e言語(eRM)ベースで作成したデータジェネレータとTBA(Transaction Base Acceleration)手法との融合、PalladiumIII との接続による検証高速化の取り組みなどについてご紹介します。 |
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株式会社日立製作所
通信ネットワーク事業部 共通設計本部 DA部
早瀬 左妃代 氏 |
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| 7月17日（金） システム設計 トラック |
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| 11:10-12:00 |
128GFLOPS SPARC64(TM) VIIIfx プロセッサにおけるシステムレベル検証手法 |
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大規模で複雑なプロセッサの検証において、モジュールレベルのシミュレーションだけでは実際に起こりうる振る舞いを追い切れないという問題があります。そこで、SPARC64 VIIIfxプロセッサの検証においては、大規模な PalladiumIII システムを使った複数チップ結合大規模シミュレーションによって、現実的な動作の解析を行いました。今回はその中で、大規模環境でのアサーション検証と電力解析のための動作率測定の取り組みをご紹介します。 |
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株式会社富士通研究所
ITシステム研究所 デザインイノベーション研究部
吉川 隆英 氏
富士通株式会社
次世代テクニカルコンピューティング開発本部 LSI開発統括部
松井 宣幸 氏 |
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| 13:00-13:50 |
ASIC適用に向けた高位設計技術への取り組み |
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近年高位合成技術はハードウェアの論理設計の効率化の一つ取り組みとして注目されています。 しかし実際のASICの設計に持ち込むためには合成結果の面積・タイミングだけではなく、Clock Gatingの挿入、ECO(Engineering Change Order)の対応、合成前後のモデルと生成物の等価性検証なども必須の機能となります。
私たちは弊社のASIC設計の効率化の一環として、ケイデンスのC-to-Silicon Compilerを上記観点から実際のASIC設計に使えるかどうかの評価を開始しました。
制御系、データパス系を含めた5種類の設計で評価し、C-to-Silicon Compilerの結果は人手のRTL品質に劣らず、ECOフローも含めて実際のASIC設計に適用可能な見込みが得られてきました。
この発表ではC-to-Silicon CompilerをASIC開発に適用する場合の評価結果及び今後の課題などについてご紹介します。 |
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富士通アドバンストテクノロジ株式会社
回路技術開発センター LSI開発グループ
中山 典保 氏 |
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| 14:00-14:50 |
C-to-Siliconを使った高位合成 - A Case Study of Control-Dominated Design |
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"C-to-Silicon Compiler"高位合成ツールを使用してESLとRTLのギャップを克服した評価事例についてご紹介します。近年のデザインの複雑化に伴い、従来型のハードウェア設計フローの生産性では、十分といえなくなってきています。また、RTLのような低抽象度の言語でハードウェアを記述する場合、消費電力やタイミングを十分に最適化できない恐れも増大します。
高位合成はこれらの問題を解決するうえで有用なメソドロジです。C/C++ライクな抽象度の高い言語でのコーディング効率の高さや、消費電力/面積/タイミングの最適化のためのアーキテクチャ探索の能力から、設計効率の向上が可能となります。
高位合成ツールの設計品質評価のモチーフとして、私たちはDMAコントローラを取り上げました。これは制御回路が多くを占め、従来型の高位合成ツールでは合成困難と言われていたものです。このセッションでは、高位合成のフロー、より合成しやすいモデルの書き方、検証の行い方について述べていきます。今回の評価結果では、C-to-Siliconを使用することで、従来の人手RTL設計に較べて、デザインサイクルを75%、面積を12%削減しました。
（日本語での概要説明を行います。） |
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Hong-Jie Huang 氏
Industrial Technology Research Institute
Associate engineer, SoC Technology Center |
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| 15:20-16:10 |
Cadence ESL Tutorial 1: TLM-driven design and verification |
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より複雑化するSoC/ASICをより短い期間で開発するために、Transaction Level Modeling (TLM)を適用してバグ作り込み数と設計やり直しを削減し、かつ、設計生産性を向上させる手法が期待を集めています。導入初期の段階では、新規設計でのIPブロック設計への適用が中心でしたが、徐々にSoC全体への適用事例も増えてきています。ケイデンスが新しく提供する「TLMベース設計・検証ソリューション」はTLMの適用を容易化するためのトータルソリューションです。このショート・チュートリアルでは、RTLを出発点とする従来の設計検証フローにおける問題点を示し、TLMドリブンのIP設計・検証フロー構築のための要求項目を明確化し、TLMドリブン設計・検証フローへの移行のためのケイデンス・ソリューションの概要をご紹介します。
（日本語での概要説明を行います。） |
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Leonard Drucker
米国ケイデンス・デザイン・システムズ社
Core Comp Architect, Functional Verification |
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| 16:20-17:10 |
Cadence ESL Tutorial 2: Using Fast Models from ARM with Incisive Technology for Verification and Analysis |
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ARM Fast Modelを使用したOSCI SystemC/TLM2.0準拠の Cortex-A9ベースのバーチャル・プラットフォームをケイデンスIncisive検証プラットフォーム上で作成する方法についてご解説します。また、OSCI SystemC/TLM2.0サポート、トランザクション・レベル解析、多言語検証、デバグ環境などの、Incisive機能検証プラットフォームでのバーチャル・プロトタイピング機能をご紹介します。最後に、ARMプロセッサベースのSoCのバーチャル・プラットフォームでLinuxをブートしながら、解析やデバグなどの各種機能のデモを行います。
（日本語での概要説明を行います。） |
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アーム株式会社
フィールドアプリケーションエンジニアリング シニアエンジニア
野尻 尚稔 氏
Leonard Drucker
米国ケイデンス・デザイン・システムズ社
Core Comp Architect, Functional Verification |
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