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DA SHOW/CDNLive! Japan 2009

事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。

PCB/SiP設計 トラック 概要

7月16日（木）
 
13:00-14:50 Cadence Allegro/SiP の新機能トピックスの紹介と、開発ロードマップの紹介
(13:50-14:00 休憩)
・ 5月19日にPCB上のFPGA最適化ツールFPGA System Planner(FSP) を発表いたしました。　FSPはマルチFPGAの信号をFPGAのIO I/F を認識しながら最適な信号アサイン・シンセシスを行ないます。FPGA設計の最大の問題であった信号のアサインメント機能をデモを交えてご紹介します。
・ Global Route Environment(GRE)の性能はこの１年で飛躍的に向上し、ますます複雑なコンストレイントを持ち、多ビットバスを多用する最近のアドバンスドPCBの設計に有効になっています。GREの性能向上を、デモを交えてご紹介します。
・ PCB-Package-Board のコ・デザインについて、さらに使いやすくなったSiP Digital Architect の機能をアップデートします。デモではPCBのフロアプランニングを確認しながら、信号の最適化を行ないます。
最後に、Allegro/SiP の今後のロードマップをご紹介します。ケイデンスが今後取り組んでいく先端のPCB設計のエリアや、16.3 でリリースされる機能についてご紹介します。
 
日本ケイデンス・デザイン・システムズ社    
テクニカル フィールド オペレーション本部   高橋　泰之
グローバルサービス本部   深瀬　力
テクニカル フィールド オペレーション本部   永澤　康
カスタマ・プラットフォーム・マーケティング部   益子　行雄
  *17日（金）15:20-17:10（休憩　16:10-16:20）におきましても同じ内容のセッションを予定しております。
15:20-16:10 高速シリアルリンクバックプレーン用の基板技術
  高速シリアルリンクやDDR-2, DDR-3などの高速パラレルバス信号では、タイミングバジェットが非常に小さく、正確な信号のタイミング制御が最重要課題になっています。これらの信号では、低電圧信号でも十分な信号レベルが確保でき、正確なタイミングが定義できるディファレンシャル（差動）信号が使われています。このような、高速差動信号を長距離伝送するバックプレーンや大型基板に要求される機能と、高速信号を長距離伝送するための、最新技術についてご紹介します。
  KEI Systems　ディレクター
前田　真一　氏
16:20-17:10 GRE適用によるPCB配線作業効率の向上と新しい配線メソドロジーへの変更
  Global Route Environment（GRE）を通信機器用PCBに実適用した結果、レイアウト設計工数を約40%削減することができました。
GREは従来の配置・配線設計プロセスを変える新しいコンセプトの配線設計環境であるため、その効果を出すためには従来の設計手法や考え方を見直すことも必要です。
当セッションでは従来の配線設計手法とGREによる設計手法の違いを示すとともに、実際に適用した際の効果、課題について紹介します。
  株式会社日立製作所
通信ネットワーク事業部　共通設計本部　DA部
齊藤　圭一　氏
   
   
7月17日（金）
 
11:10-12:00 Cadenceツールカスタマイズによる作業効率・品質の向上
  プリント基板やLSIパッケージ設計の効率化・品質向上のために、SkillによるCadenceツールのカスタマイズや、Java・.Netなどを利用した外部の補完ツールを開発。その中から、設計ツールとして世界最高位の実績を持つAllegro/APD/SiPに補助的な機能として実装し、それらEDAツール上でインタラクティブに動作する作画機能をご紹介します。また、構造系CADとのインターフェイス、製造データ検証系CADとのインターフェイスによる作業効率、品質向上の事例をご紹介します。
  北陸日本電気ソフトウェア株式会社
第三ソリューション事業部　主任
至極　明子　氏
13:00-13:50 シミュレーションを最大限に生かした設計技術のご紹介
  近年、電子機器はますます高速化が進んでおり、10Gbpsの信号を処理する製品も出てきています。このような製品ではバス信号も高速化し、一発で製品を動作させるためには波形シミュレーションの精度向上や電源・GNDの安定化を図る事が必須となっています。今回は、DDR2メモリバスのシミュレーション適用事例を中心に、当社が得意としておりますシミュレーションを最大限に生かした設計技術のご紹介を致します。
  住友電工システムソリューション株式会社
生産事業本部　シムデザイン・テクノセンター
機器デザイン開発部 電気設計課　主席
木下　哲魯　氏
14:00-14:50 PCB Router（AutoRouter）との付き合い方
  セットメーカや基板設計会社では、日々設計期間の短縮・効率化に取り組んでおり、その一つの解として自動配線ツールを導入しています。しかしベンダより示される配線時間の短縮や配線率、総Via数削減などの効果を期待するも、設計現場において「配線結果に満足が得られない」という声が上がり、適用率が上がらずに困っているユーザも多いのではないだろうか？なぜこのようなことが起こるのか？自動配線ツールに対するユーザ側の誤解を解き、より良い付き合い方について紹介します。
  三菱電機株式会社 鎌倉製作所
製造部 工作技術課　チームリーダ
向井 栄治　氏
15:20-17:10 Cadence Allegro/SiP の新機能トピックスの紹介と、開発ロードマップの紹介
(16:10-16:20 休憩)
・ 5月19日にPCB上のFPGA最適化ツールFPGA System Planner(FSP) を発表いたしました。　FSPはマルチFPGAの信号をFPGAのIO I/F を認識しながら最適な信号アサイン・シンセシスを行ないます。FPGA設計の最大の問題であった信号のアサインメント機能をデモを交えてご紹介します。
・ Global Route Environment(GRE)の性能はこの１年で飛躍的に向上し、ますます複雑なコンストレイントを持ち、多ビットバスを多用する最近のアドバンスドPCBの設計に有効になっています。GREの性能向上を、デモを交えてご紹介します。
・ PCB-Package-Board のコ・デザインについて、さらに使いやすくなったSiP Digital Architect の機能をアップデートします。デモではPCBのフロアプランニングを確認しながら、信号の最適化を行ないます。
最後に、Allegro/SiP の今後のロードマップをご紹介します。ケイデンスが今後取り組んでいく先端のPCB設計のエリアや、16.3 でリリースされる機能についてご紹介します。
 
日本ケイデンス・デザイン・システムズ社    
テクニカル フィールド オペレーション本部   高橋　泰之
グローバルサービス本部   深瀬　力
テクニカル フィールド オペレーション本部   永澤　康
カスタマ・プラットフォーム・マーケティング部   益子　行雄
  *16日（木）13:00-14:50（休憩　13:50-14:00）におきましても同じ内容のセッションを予定しております。