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DA SHOW/CDNLive! Japan 2010

事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。

バック・エンド設計／解析 概要

7月22日（木）
 
13:00-13:50 ＳＳＴＡを製品設計に活用するには
～ＤＳ－ＯＣＶ技術～
  タイミングを決定論的に扱うＳＴＡが広く普及していますが、増大するばらつきの中、その悲観性が顕在化し、設計を困難にしています。ＳＳＴＡは、統計的にタイミングを扱う手法で、 ＳＴＡの持つ悲観性を削減できますが、タイミング設計の概念が全く異なるため、製品設計へ の導入ハードルが高くなります。この課題を解決する１つのアイデアがCADENCE社より提案さ れているＤＳ－ＯＣＶ技術です。本技術の特徴と、適用事例についてご紹介します。
  ルネサス エレクトロニクス株式会社
技術開発本部　プラットフォームインテグレーション統括部　BE設計技術開発部　 主任技師
古茂田　道夫 氏
14:00-14:50 ライブデモ！！　メガGate、ギガHzデザインを扱うEDI　System紹介
 

大規模化、微細化、高速化など各種設計課題に対して新しい角度からのデジタルインプリ設計環境をデモとプレゼンを通してご紹介し、既存の設計環境における無駄を仕分けし、リフォームしていただくきっかけにしていただきたいと思います。ライブデモにはフロアプランや階層機能などを中心としたEDI Systemの便利な機能を中心にご用意しています。

  日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
牧井　徹

テクニカルフィールドオペレーション本部
池田　建善
上野　嘉之
*23日　11:10-12:00で行うセッションと同じ内容となります。
14:50-15:20 コーヒー・ブレイク
15:20-16:10 Cadence/EDISベースの実用的なSTARC次世代DFM設計環境構築
～　次世代のDFM設計ではEDISを こう使う　～
  半導体理工学研究センター（STARC）では、32nmプロセス世代をターゲットとした製造性に関するクリティカルな問題を解決する設計手法を開発しています。今回の発表では、従来課題として挙がっていた処理時間を高速化するための新技術及び、微細化と共に複雑化する配線密度ルールを考慮した設計手法についてご紹介します。さらに、今後対応が必要となる電気的な特性に関する取り組みについてもご紹介します。
  株式会社半導体理工学研究センター
開発第一部　主任研究員
田中　輝弥　氏
16:20-17:10 先端デバイスＤＦＭ対策はEDI Systemで！
  40nm/45nmノードから、DFMの必要性は顕著になり、32nm/28nmではサインオフとしての手法だけではなく、P&R工程、あるいはライブラリの設計においても考慮されるべき要素になってきました。大手ファウンドリ･メーカーで承認されたCadence Litho Physical Analyzer （LPA）、Cadence CMP Predictor（CCP）などのサインオフDFMチェック・ツールをEncounter Digital Implementation System（EDI System）に統合することにより、長期化する設計TATの短縮、デバイス量産における高歩留まりの早期達成を実現することができます。本セッションではデモを交え、EDI Systemとの融合により、設計者にとってのユーザビリティ向上、新技術を用いた処理速度の向上を果たしたケイデンスのDFMソリューションを体感いただけます。
  日本ケイデンス・デザイン・システムズ社
テクニカルフィールドオペレーション本部　
石渡　勝久

カスタマ・プラットフォーム・マーケティング部　
横山　和男
   
   
7月23日（金）
 
11:10-12:00 ライブデモ！！　メガGate、ギガHzデザインを扱うEDI　System紹介
  大規模化、微細化、高速化など各種設計課題に対して新しい角度からのデジタルインプリ設計環境を デモとプレゼンを通してご紹介し、既存の設計環境における無駄を仕分けし、リフォームしていただくきっかけにしていただきたいと思います。ライブデモにはフロアプランや階層機能などを中心としたEDI Systemの便利な機能を中心にご用意しています。
  日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
牧井　徹

テクニカルフィールドオペレーション本部
池田　建善
上野　嘉之
*22日　14:00-14:50で行うセッションと同じ内容となります。
12:00-13:00 昼食
13:00-13:50 パワー・プラン早期確定に向けて
- Early Rail Analysisによる電源配線確認 -
  SoCの低消費電力化や低価格化を実現する上で、適切なパワー・プランを行うことが重要になっています。
弊社では、サインオフ・ツールである Encounter Power System(EPS)と共通の解析エンジンを持つ Early Rail Analysis(ERA)を導入して、Encounter Digital Implementation(EDI)上で設計早期に電源配線の妥当性を確認できるようになりました。
本セッションでは、ERAの適用事例と今後の課題についてご紹介致します。
  富士通セミコンダクター株式会社
開発・製造本部　設計共通技術統括部　第一技術部
荒川　利夫　氏
14:00-14:50 Design Enablement & Flow
  オープン イノベーション プラットフォームの最新状況についてご報告いたします。
インターオペラビリティ追求の成果として、新たに P&R 用共通テクノロジー ファイルiPRT および基盤ノイズ解析用フォーマット iSNA をリリースいたします。デザインフローでは、リファレンス フロー 11.0、40nm 用インテグレーテッド サイン オフフローに加え、アナログ／ミクスド シグナル リファレンス フロー 1.0 をご紹介いたします。
  TSMCジャパン株式会社
FTS＆M　シニアマネージャー
諏訪　博之　氏
14:50-15:20 コーヒー・ブレイク
15:20-16:10 32bitMCU開発における Low Power化の取り組み
  市場では「エコ」に対応するためのLow Power化の市場要求が強くなり、32bitMCUでも低電力化競争が激くなってきています。
本セッションでは、ルネサスエレクトロニクスのV850系MCU開発におけるLowPower化への取り組みと、ケイデンスの統合フロー（EDI System + ETS + RC +QRC)をルネサス エレクトロニクス設計環境に統合した効果を紹介します。
  ルネサス エレクトロニクス株式会社
ＭＣＵ事業本部　ＭＣＵ第一事業部　企画開発第一部　チームマネージャー
水野 秀導　氏
16:20-17:10 整いました！！Virtuosoとかけまして、EDI Systemとときます。そのこころは・・・
  ミックスシグナル設計においてアナログとデジタルの協調設計の必要性が高まってきており、
これまでの高品質なデザインを保ちつつ、設計期間の短縮、チップエリアの削減と設計コストの削減が必要となってきています。
本セッションでは、アナログ部のインプリを行うVirtuoso IC6.1とデジタル部のインプリを行うEDI Systemテクノロジを用いた協調設計の効率化についてデモを交えてご紹介します。
  日本ケイデンス・デザイン・システムズ社
テクニカルフィールドオペレーション本部
秦野　泰治