事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。
フロント・エンド設計 トラック 概要
| 7月22日（木） |
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| 13:00-13:50 |
RC-DFT と Encounter Test の統合環境によるワンパス DFT フロー |
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昨今のテストにおける低コスト化の要求を満たすため、省ピンでのテスト環境が求められています。また、Low Power 設計対応、At-speed テストはもはや必須条件となっています。 RTL Compiler (RC) と Encounter Test の統合環境にて、これらの DFT 実装をワンパスで構築することができます。
さらに、厳しさを増す品質への高い要求に対してはテスタビリティの解析、テストポイントの挿入をこの統合環境で実施することで、設計フェイズの早期にテストの問題を解決することが可能となります。
本セッションでは、これらの統合環境をご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカルフィールドオペレーション本部
有馬 真一 |
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| 14:00-14:50 |
並列計算機向けインタコネクト制御LSI設計におけるConformal ECO適用例のご紹介 |
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近年、LSI開発工程短縮へのプレッシャーが非常に強くなっております。弊社の並列計算機向けインタコネクト制御LSI開発におきましても、タイトなスケジュールをいかにして守るかが大きな課題となりました。
今回、論理検証～レイアウト設計のフェイズにおいて積極的に機能ECOを実施する事によって、論理検証/Debugとレイアウト期間のオーバーラップを行い、トータルのチップ開発期間を短縮する事が可能なりましたので、その適用事例をご紹介いたします。 |
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富士通株式会社
次世代テクニカルコンピューティング開発本部 LSI開発統括部 第四技術部
細川 生人 氏 |
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| 14:50-15:20 |
コーヒー・ブレイク |
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| 15:20-16:10 |
最新版RTL Compiler 10.1 アップデートと RTL Compiler の知らないと損をする機能のご紹介 |
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コア・シンセシス・エンジンの改善によるタイミングやエリア、パワーの品質向上、フィジカル・シンセシスおよび解析機能などが充実された RTL Compiler の最新版 10.1 の紹介、及び RTL Compiler のあまり知られていない便利な機能や、解析の効率を上げるうまい使い方などの知らないと損をするノウハウをご紹介します。
既にご使用いただいている方はもちろん、これからご使用になる方にも参考になる内容です。 |
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日本ケイデンス・デザイン・システムズ社
テクニカルフィールドオペレーション本部
榎戸 芽久 |
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| 16:20-17:10 |
RTL CompilerによるRTL構造解析と配線混雑防止手法 |
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従来配線混雑に対する対策はネットリスト解析、レイアウト試行で改善することが一般的でした。
しかしながら近年の大規模微細化によってそれらの手法だけでは短納期を達成することが困難となってきています。
そこでRTL CompilerによるRTL解析を実施し、早期にRTLへ混雑に対するフィードバックする環境を開発しましたのでその内容を紹介いたします。 |
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株式会社リコー
電子デバイスカンパニー 画像LSI開発センター 設計技術室
飯島 健 氏 |
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| 7月23日（金） |
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| 11:10-12:00 |
RTL Compiler によるTAT短縮ソリューションの紹介 |
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プロセスの微細化に伴い回路規模は増大の一途をたどっており、設計期間への要求は益々厳しいものとなってきました。
当社では、設計期間の短縮を実現するために RTL Compiler のTAT短縮に有効な機能、そして従来から採用している等価性検証ツールConformal-EC との親和性に着目しデザインキットを開発しました。
本セッションでは、デザインキットを適用した設計事例を交え、RTL Compilerを活用したTAT短縮ソリューションについて紹介します。 |
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東芝マイクロエレクトロニクス株式会社
デザインソリューション統括部 設計自動化技術開発部 論理設計技術担当 主務
八代 一宇 氏 |
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| 12:00-13:00 |
昼食 |
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| 13:00-13:50 |
超高速・大規模階層設計に対応するための RTL Compiler の活用方法 |
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超高速、大規模階層設計における様々な課題に対してRTL Compilerを導入し、高速ＬＳＩを実現するためのフロー構築や特殊ルール対応を行いました。
更にレイアウト工程での影響が大きいスネークパス・多ファンアウトなどをRTLCのもつ解析環境で早期に検出して、RTLにフィードバックするための活用法などをご紹介します。 |
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日本電気株式会社
プラットフォームビジネスユニット ITHW事業本部 サーバ事業部 主任
金丸 恵祐 氏 |
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| 14:00-14:50 |
生産性を向上させるConformal LPを使った階層化低消費電力設計手法 |
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大規模で複雑な回路の設計では、ボトムアップ階層設計、またハードマクロやソフトマクロなどのIPや特殊なIOセルの再利用など設計フロー内でのデータのやりとりが複雑になります。低消費電力設計においてもブロックやIPなどのPower Intentを正しく受け渡しすることが要求されます。
本セッションでは、IPブロックやIOセルを低消費電力設計で容易に扱えるようにするためのモデリング手法、ブロックのPower Intentをチップレベルに組み上げるための手法など、Conformal LPを使って低消費電力設計における階層設計手法の効率化を図るための様々な手法についてデモを交え紹介します。 |
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日本ケイデンス・デザイン・システムズ社
テクニカルフィールドオペレーション本部
新迫 和宏 |
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| 14:50-15:20 |
コーヒー・ブレイク |
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| 15:20-16:10 |
サーボモーターコントローラ用LSI設計におけるポストマスクECOの適用効果と課題 |
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これまで機能ECOにおけるゲートレベルネットリストの修正は手作業に頼るしかなく、デザイナの膨大な時間と労力を浪費する困難な作業でした。中でもポストマスクECOは限られたセルしか使用できないため、さらに困難なものとなっていました。
今回、Conformal ECOを適用することにより、ポストマスクECOの作業期間を大幅に削減することができましたので、実用上のヒント、課題などを交え、その効果を紹介します。 |
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日本テキサス・インスツルメンツ株式会社
ワールドワイドディベロップメント ミックストシグナルEDA
田中 学 氏 |
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| 16:20-17:10 |
チップ・プランニング適用事例
～チップ・プランニングツールの効果的な使い方とその事例～ |
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RTLが存在しない段階でのチップ見積りツールがリリースされて3年目になりました。
これまで多数のお客様に適用頂いた中で、チップ見積りに期待される、チップコスト管理、プロジェクト進捗管理、見積り精度等の項目に対し、ツールの効果的な使用法をご説明いたします。また、ゲスト・スピーカーをお招きし、実際の製品に対して適用された事例を併せてご紹介します。
（英語セッションでは、日本語での概要説明を行います。） |
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Open-Silicon Japan株式会社
Sr.Application Engineer
櫻井 達治 氏
米国ケイデンス・デザイン・システムズ社
Chip Planning Solutions
Adam Traidman／Anis Uzzaman
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