事前お申し込み時には、一番ご興味のあるトラックを1つお選びいただきますが、他トラックのセッションにも当日ご参加いただくことができます。
ご希望の場合は、当日、各会場前までお越し下さい。
事前にお申し込みをいただきましたお客様が着席された後、当日ご希望のお客様をご案内いたします。
機能検証 ／ システム設計検証 トラック 概要
| 7月22日（木） |
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| 13:00-13:50 |
EDA360/System Realizationを実現するTLM設計・検証ソリューション |
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アプリケーション・ドリブンな開発フローにおいて、TLM-to-GDSフローは必須であり、TLM設計・検証フローはその最上流の工程として重要な位置を占めます。本セッションでは、System Realizationの考え方と伴に、ケイデンスの提供するTLM設計・検証フローのご紹介を行いながら、TLM設計・検証フローを構築するためのガイドブックの概説や検証IPのTLM検証への拡張についてご説明します。 |
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日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
後藤 謙治 |
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| 14:00-14:50 |
ASICをもっと身近に GA-Estimator |
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近年、ASIC開発におけるTime-to-market短縮が重要な課題となっています。
そこで、弊社ではこのたび、弊社0.18umゲートアレイ(CG88)の開発検討をインターネット上でリアルタイムに行えるツール｢GA-Estimator｣をケイデンス社と共同開発致しました。本ツールと弊社が独自開発した論理データのオンライン検証ツール｢ASIC-Front｣を併せてご利用頂くことにより、ASICの企画段階からの実現性検証と開発期間短縮が可能となります。
本セッションでは、｢GA-Estimator｣を中心に、富士通の新しいASICへの取り組みについて説明いたします。 |
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富士通セミコンダクター株式会社
アドバンストプロダクト事業本部 ASIC事業部
古市 真也 氏 |
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| 14:50-15:20 |
コーヒー・ブレイク |
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| 15:20-16:10 |
高位合成技術とエミュレータを活用したIP論理検証品質の改善 |
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日立製作所では、高機能IPを含むサブシステムの検証に、高位合成技術とエミュレータを活用し、シミュレーションベースの検証に比べ約10,000倍高速な検証環境を構築しました。
テストベンチをSystemC/TLMを使ってモデリングし、従来専用言語でないと実現が難しかった検証用機能を実装しました。
本セッションでは、高速な検証環境が必要となった背景や機能実装・高速化の手法について説明します。 |
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株式会社 日立製作所 マイクロデバイス事業部
設計本部 情報通信LSI設計部 主任技師
横井 照典 氏 |
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| 16:20-17:10 |
システムレベル設計・検証に対するケイデンスのテクノロジとソリューションとは？ |
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大規模SOCでは、ソフトウェアやLSI外部環境を含むシステム全体の挙動を検証する必要があります。
また、C++/SystemCなど高位記述による設計・検証への利用はより重要になっています。
本セッションでは、新しい検証プラットフォームPalladium XPを使ったHW/SW協調検証、高位合成ツールC-toSilicon Compiler、Incisiveシミュレータを組み合わせたトランザクションベース検証など、ケイデンスのテクノロジとソリューションをご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
夏井 聡 |
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| 7月23日（金） |
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| 11:10-12:00 |
EDA360/System RealizationのためのecosystemとARMベース・ソリューション |
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幅広くシステムを取り扱うTLMソリューションの提供は一社では行えません。そのため、ソリューションを構築する要素部品について、幅広いパートナー企業からの提供を可能とする、いわゆるecosystemの構築が必要不可欠です。このecosystemの概要をご紹介し、また、多くの機器で使用される組み込みプロセッサソリューションを提供しているARM社との協業について、アーム株式会社様からご紹介いただきます。 |
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アーム株式会社
フィールドアプリケーションエンジニアリング シニアエンジニア
庄司 好英 氏
日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
後藤 謙治
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| 12:00-13:00 |
昼食 |
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| 13:00-13:50 |
DMP グラフィックスコア開発における高位合成適用事例 |
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2D/3DグラフィックスIPコアを開発にあたっては、演算パイプラインからキャッシュ、バスに至るすべてに対して精度、性能を追求した設計が必要となります。従来のRTL設計手法では、テクノロジ・ライブラリやターゲット周波数、アプリケーションを考慮した設計最適化が必要となり、開発コスト増や変更によるリスクが発生します。そこで、再利用性の高いIPコア開発のため、私達はケイデンスの高位合成ツールを導入しました。本セッションでは、高位合成を用いたグラフィックスIPコアの開発手法、効果および今後の展開について実際の設計事例を用いて紹介します。 |
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株式会社ディジタルメディアプロフェッショナル
取締役 ハードウェア開発部長
大渕 栄作 氏 |
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| 14:00-14:50 |
高位合成技術を使った映像処理アルゴリズムの開発とFPGAへの適用 |
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近年FPGA設計の大規模化、複雑化によって、設計の生産性を高めるためには設計の再利用が非常に重要となっています。FPGAデバイスに依存せず再利用しやすい高品質な設計を実現するために、私達は高位合成技術に注目しました。
本発表では、映像処理アルゴリズムの開発とそのFPGA化にケイデンスの高位合成ツールC-to-Silicon Compilerを適用する事例を用いて、高位合成導入後のメリットと課題、そして、高位合成におけるFPGAでの活用方法を紹介します。 |
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池上通信機株式會社
研究開発センター 開発グループ 課長
前里 真一 氏 |
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| 14:50-15:20 |
コーヒー・ブレイク |
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| 15:20-16:10 |
AMBA-ABVIP及びMDVによる検証適用事例 |
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大規模化、複雑化するSoCにおいては検証の効率化が課題です。
そこでAMBA-ABVIP(Assersion based VIP)及び、MDV(Metric Driven Verification)を用いて検証効率化に取り組みました。
AMBA-ABVIPによるFormal検証を適用することにより、設計過程あるいは検証の初期段階で比較的容易にAXI/AHBの検証を行うことができました。
また、MDVを適用し検証の品質を高めることができましたのでご紹介いたします。
なお、それぞれの手法においてeManagerを用いることによりで効率よく検証、管理が行えましたのであわせてご紹介いたします。 |
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ルネサス エレクトロニクス株式会社
SoC第二事業本部 ホームマルチメディア事業部、アプリSoC設計部 主任
三科 和輝 氏 |
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| 16:20-17:10 |
もっと効率を！ケイデンス機能検証ソリューションの取り組み |
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複雑化するSoCの検証において、品質と工期の両立を図るためには、機能検証の一層の効率化が必要です。シミュレーションのマルチコア対応による実行時間の短縮、業界標準検証メソドロジUVMやケイデンスの幅広い検証IPポートフォリオを活用した検証環境の再利用性向上、ハイブリッド・アサーション・エンジンを実現したIEV(Incisive Enterprise Verifier）による、シミュレーション・フローとフォーマル解析・フローの統合など、機能検証効率向上のためのケイデンスの取り組みを、ロードマップを交えながらご紹介します。 |
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日本ケイデンス・デザイン・システムズ社
カスタマ・プラットフォーム・マーケティング部
後藤 謙治 |
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