ケイデンスのテスト・テクノロジにより、川崎マイクロエレクトロニクスおよびLSI Corporationが競争力のある製品を迅速に市場投入

業界をリードする圧縮テクノロジにより、複雑なSoCの迅速かつ効率的なテストが実現

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、10月23日（米国現地時間）、ケイデンスが開発したユニークなテスト・テクノロジにより川崎マイクロエレクトロニクス株式会社やLSI Corporationを含むお客様が、高性能で集積度が極めて高い回路を、高品質でしかもコスト効率よく生産できたことを発表しました。競争力のあるプロセッサや先端的なシステム・オン・チップ（SoC）ASICの開発は、困難な課題です。ケイデンスのEncounter(R) Testテクノロジは、業界をリードするテスト生成と圧縮テクノロジにより、設計における困難さを軽減し、複雑かつ高性能なデバイスが量産においても仕様通りに動作することを保証します。
川崎マイクロエレクトロニクスやLSI Corporationなどの企業にとって、先端的なプロセス・テクノロジをいち早く採用することは、重要な製品の差別化戦略となります。しかし、より微細なジオメトリでは、テスト・カバレッジに対する要求は大幅に増加し、製造のためのテストに必要な時間と費用が上昇します。場合によっては、カバレッジの高いテスト・プログラムが、テストそのものに要する時間だけでなく、テスト・プログラムの開発およびデバッグの期間も必要とするため、さらにプロジェクトのコストを増加させかねません。一方、設計者は、市場に不良チップを出荷しないよう必死に努力をしなければなりません。

ケイデンスは、処理能力の高いテスト・メソドロジを通じ、デバイスの品質を改善するために大規模な取組みを行ってきました。ケイデンスは、テスト生成を加速するためにEncounter True-Time Test ATPGを開発しました。これはOn-Product Clock Generation (OPCG) とfaster-than-at-speedテストを使用して設計を詳細に検証し、これまでのトランジション・テストでは見逃されていた微細な遅延故障を検出し、除去するものです。
また、True-Time Test ATPGは、Standard Delay Format(SDF)を使用したユニークなタイミングを考慮したテスト・ベクタの生成を特徴としており、実際の回路のタイミングを使用しないソリューションと比較して、最初から正確なベクタを生成します。その結果、より精度の高いベクタの生成と擬似故障数の削減が実現し、品質のよいテスト・ベクタを生成するために繰り返し行われるデバッグ作業や調整などの必要性がなくなります。

今日の多くの設計は非常に高集積であり、チップ全体をくまなくテストするために必要とされるテスト・パターンの数が、量産用のテスタには多過ぎる場合があります。そのため、ケイデンスは、テスト量を削減し、テストの実行期間を短縮するために先端的なEncounter Test 圧縮テクノロジを開発し、高品質でより低コストなテストを実現しました。   
ケイデンスは、LSI Corporationの先端的なDSPプロセッサの設計において、Encounter Test圧縮テクノロジとEncounter True-Time Test ATPGの利点を証明しました。 Encounter True-Time Test ATPGは、LSI Corporationの設計チームの品質要求を満たすための効率的なテスト・パターンを生成しました。LSI Corporation とケイデンスの緊密なパートナーシップにより、決められたテスト・データ量の範囲内で故障率を改善しました。
また、川崎マイクロエレクトロニクスもEncounter Testによって、多数のエンベディッドメモリと複数のクロック・ドメインを持つ先端的なSoC設計に取り組むことができました。この課題に満ちた設計構造とチップ全体の品質を改善する必要性から、川崎マイクロエレクトロニクスはEncounter True-Time Testを採用し、OPCGとテスト圧縮機能を有効に活用して、製品の全体的な品質の向上を実現しました。

ケイデンスは、米国現地時間の10月23日から26日までカリフォルニア州サンタクララ市において開催されるInternational Test Conference (ITC) 2007にてEncounter True-Time Test ATPGとEncounter Test圧縮テクノロジを公開します。

各社コメント：

村石　嘉人　氏（川崎マイクロエレクトロニクス、設計開発第2部次長）
「Encounter Testは、大規模で複雑なSoC製品の設計とテストの要求事項に対応するために、川崎マイクロエレクトロニクスが必要としていた機能を提供しています。Encounter True-Time Test ATPG は、ディレイ・テストに対する我々の厳しい品質要求を達成し、その圧縮構造により、ディレイ・テストの積極的な使用に起因する ‘x’-statesを回避してコスト効率のよいテスト・プログラムを実現しました。」

Rick Muscavage氏（LSI Corporation, Technical Manager, DSP IC Design）：
「ケイデンスのEncounter Test圧縮テクノロジとEncounter True-Time Test ATPGにより、我々はテスト・データ量の要求と非常に効率的なテストの両方を実現することができました。我々の要求は、一般的に他の圧縮構造では対応できないスキャン構造を含む厳しいものでしたが、Encounter Testサポート・チームの専門家はその要求に応えてくれました。」

ケイデンスコメント：
Sanjiv Taneja (米国ケイデンス、Vice President of Encounter Test R&D）：
「ケイデンスのEncounter Test 圧縮テクノロジとEncounter True-Time Test ATPGは、先端的な半導体設計のテスト向けに実証されたテクノロジです。 この二つのテクノロジの組み合わせにより、ナノメーター設計のテストにかかる費用を最低限に抑えながら、最高の品質を確実に達成することができます。」