Home > Press Releases > 2007/9/26
| Cadence Encounter Timing Systemが設計のばらつきの課題に対応 電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、社長兼CEO:Michael J. Fister(マイケル・J・フィスター)、日本法人 本社:神奈川県横浜市、社長:川島良一、以下ケイデンス)は、9月25日(米国現地時間)、半導体システム・ソリューションで世界をリードする株式会社ルネサス テクノロジ(以下ルネサス)が、次世代の設計フローの一部として、ケイデンスのEncounter(R) digital IC design platformが提供するstatistical static timing analysis (SSTA)テクノロジを採用したことを発表しました。ケイデンスのEncounter Timing System 及びSoC Encounter(R) RTL-to-GDSII Systemの主要部分であるこの先端的な統計的タイミング解析および最適化テクノロジを使用することにより、ルネサスは、先端的な45ナノメーター・デジタル設計におけるプロセスのばらつきを正確に把握できるようになります。このテクノロジの利点には、シリコン不良リスクの削減、設計の確実性および収束の改善、QoS(Quality of Silicon:チップ面積の効率、動作速度、消費電力など、設計の品質改善を詳細配線レベルで計測する尺度)の向上、設計期間の大幅な短縮、そしてサインオフ・フローの簡素化などが挙げられます。 ルネサス・コメント: ケイデンス・コメント: |