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ケイデンスの合成技術が、スピード、ブロック・サイズ、及び消費電力の改善により、
製造コストを削減
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人
本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、1月26日（米国現地時間）、三洋電機株式会社（本社：大阪府守口市、代表取締役社長兼CEO
兼 COO：桑野幸徳、以下三洋電機）が、ケイデンスのEncounter(TM) RTL Compiler synthesisを使用して、同社の量産向けテープ・アウトに成功したことを発表しました。
三洋電機は、ハイエンドな画像処理向けの非常に重要な設計ブロック向けに、Encounter RTL Compiler
を使用しました。Encounter RTL Compilerは、三洋電機のブロックに不可欠なパフォーマンス要求を維持しながら、消費電力を10パーセント削減し、競合ソリューションと比較して、ブロック面積を15%以上縮小しています。このブロックは、三洋電機の最新のデジタル・コンシューマー関連製品の根幹部分のASICチップに統合されています。
ナノメーター時代の設計は、配線に関連するパラメータ、設計ルール、及び不良メカニズムに左右されます。130ナノメーター及びそれ以下の設計において、実際の物理的な挙動を理解するためには、スピード、チップ・サイズ、消費電力及びテストの各項目について、実際のチップ動作を再現する新しい尺度、Quality
of Silicon(QoS)が適用されなければなりません。QoSは、チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度です。Encounter
RTL Compiler synthesisは、独自のグローバル・フォーカス・シンセシス・テクノロジを使用して、より短い設計期間及び少ない設計工数で最も高い水準のQoSを実現できることが特長です。
三洋電機コメント：
山内 英樹氏（三洋電機株式会社、技術開発本部 マテリアル・デバイス技術開発センタービジネスユニット、工学博士）：
「三洋電機は、この重要な新しいチップのテープ・アウトに Encounter RTL Compiler を選択しました。何故ならEncounter
RTL Compilerは、これまで使用してきた合成ソリューションでは達成できなかったチップ・サイズや消費電力の改善が実現できたからです。また、
スピード、チップ・サイズ、及び消費電力における改善に加え、Encounter RTL Compiler を我々の既存の製造環境に統合することが容易であったことも、大変評価しております。」
ケイデンス・コメント：
Dr. Chi-Ping Hsu（米国ケイデンス、Corporate
Vice President）：
「ケイデンスは、Encounter RTL Compiler が市場に独自のテクノロジをもたらし、今回の三洋電機の成功に貢献できたことを喜ばしく思っております。Encounter
RTL Compilerは、世界中の多くのシステム・メーカに使用されており、導入後僅か数週間で、より高品質な設計を実現しています。」
この件に関する問い合わせ先
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 松沢 洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
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