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ケイデンスの特許技術であるグローバル・シンセシスにより、
トップ・ダウン設計手法を実現、設計期間を数週間から数日に短縮
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人
本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、5月9日（米国現地時間）、株式会社リコー（本社：東京都港区、社長：桜井正光、以下リコー）が、Encounter™
RTL Compilerを含むケイデンスのEncounter digital IC design platformを使用して、当初の予定よりもゲート数を減少させ、同社の300万ゲート規模のチップのテープアウトを早期に成功したことを発表しました。
Encounter RTL Compilerは、非常に高速な処理能力と重要なネットワーキング・プロセッサの設計を行う際のブロック・レベルの統合に必要な手作業を排除したことによって、設計コストの削減を実現しました。
評価や設計プロセスを通じてケイデンスとイノテックが提供した技術サポート、ガイダンス、及びEncounter RTL
Compilerの機能、パフォーマンスの強みとの組み合わせによって、設計スピードやチップ･サイズ、消費電力の仕様要求を満たしながら、リコーは当初の予定よりも早期に設計を完了することができました。この設計にあたっては、Encounter
RTL Compilerのグローバル・オプティマイゼーション機能も、リコーがロジックのゲート数を削減する上で不可欠なものでした。
ナノメーター設計では、チップ・サイズ、消費電力、スピード、及びテスト手法を決定するために物理的な影響を常に意識する必要があります。パフォーマンス、チップ・サイズ、及び配線に伴う消費電力などの設計の物理特性を計測するためには、ケイデンスにおいてQuality
of Silicon（QoS：チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度）と呼ぶ尺度が必要です。Encounter
RTL Compilerは、設計者がより短期間により少ない工数によって最大のQoSを達成するために、独特のグローバル・シンセシス・テクノロジを提供します。
ケイデンスのEncounter RTL Compilerは、過去1年間に、75社の新規顧客に採用されています。
リコー・コメント：
若林 謙二氏（株式会社リコー、電子デバイスカンパニー、画像LSI開発センター所長）：
「株式会社リコーは、デジタル・ネットワーク時代に対応した最先端のOA機器メーカーであるとともに、これら機器をはじめとした高速なアプリケーション向けのIC設計を行っています。トップ・ダウン・シンセシス手法によって、従来のシンセシス・テクノロジでは2週間もかかっていた300万ゲート設計向けスクリプトの修正作業を、僅か2日程度で迅速かつ容易に完了することができました。市場投入期間は、我々にとって大変重要です。Encounter
RTL Compilerによって、我々の競争力はより一層向上するでしょう。」
ケイデンス・コメント：
Dr. Chi-Ping Hsu（米国ケイデンス、Corporate
Vice President at Cadence）：
「今回、リコーがEncounter RTL Compiler を使用して300万ゲート規模チップのテープアウトに成功したことは、この合成技術がいかに効率的に設計課題に対処できるかを示すさらなる事例です。Encounter
RTL Compilerは、今や世界中のシステム・メーカによって使用されており、非常に短期間でより高水準のQoSを達成しています。」
イノテック・コメント：
高橋 尚（イノテック株式会社、ICソリューション本部、ケイデンス・ビジネス統括部長）：
「イノテックはこれまでもケイデンスの設計ソリューションをベースとしたリコーの設計手法の課題に対し、ケイデンスと協力して支援してまいりましたが、この度、リコーがEncounter
RTL Compilerの最先端テクノロジを駆使して、300万ゲート規模のチップのテープアウトを早期に実現したことを大変喜んでいます。今後もイノテックはケイデンスの販売代理店として、リコーがさらなる設計効率の向上を実現するために、全社をあげてサポートしていきたいと考えております。」
この件に関する問い合わせ先
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 松沢 洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
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