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ケイデンスのグローバル・シンセシスにより、シンセシスの実行時間
および設計期間を大幅に削減
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人
本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、７月12日（米国現地時間）、セイコーエプソン株式会社（本社：長野県諏訪市、代表取締役社長：花岡清二、以下セイコーエプソン）が、ケイデンスのEncounter(TM)
RTL Compiler synthesis を使用して生産性を2倍向上させ、LCDコントローラ・チップの量産向けテープアウトに成功したことを発表しました。
セイコーエプソンは、半導体や中小型液晶デイスプレイ等電子デバイス事業をはじめとしてプリンタ、プロジェクター、など画像映像製品を中心としたイメージング分野の世界的なメーカーです。
Encounter RTL Compiler synthesisが実現した、２分の１に短縮されたシンセシスの実行時間、トップ・ダウン設計手法、クリーンなネットリスト、迂回配線防御、タイミング収束性の向上により、セイコーエプソンは、製品の市場投入期間を大幅に短縮することができました。
ケイデンスのEncounter digital IC design platformの主要な構成部分であるEncounter
RTL Compilerは、優れたQuality of Siliconを実現すると同時に、設計期間を短縮します。
またEncounter RTL Compilerは、真のトップダウン・シンセシス手法により、ブロック・レベルの統合作業を行う際の煩雑な手作業を回避することができます。
ナノメータ設計におけるインターコネクト関連のパラメータとして、パフォーマンス、チップ面積、および消費電力など詳細配線レベルで考慮する新しい評価指標が必要です。ケイデンスでは、この指標をQuality
of Silicon（QoS：チップ・サイズ、スピード、消費電力など、設計の品質改善を詳細配線レベルまで計測する新しい尺度）と定義しています。Encounter
RTL Compilerは、独自のグローバル・シンセシス・テクノロジにより、設計者がより短期間に、より少ない工数によって最大のQoSを達成することを可能にします。
セイコーエプソン株式会社・コメント：
青木 貫司氏（セイコーエプソン株式会社、半導体事業部
IC基盤技術部 課長）：
「LCDコントローラは、セイコーエプソンの半導体事業における主要な製品の一つであり、設計期間は競争の激化するこの業界における我々の優位性を維持する上で、大変重要な要因となっています。ケイデンスのEncounter
RTL Compilerの最先端テクノロジにより、我々は目標とする設計スケジュールを達成することができました。弊社の設計者は、今後もEncounter
RTL Compilerが提供するトップ・ダウンのシンセシス手法を使用し、市場投入期間の短縮のための効果を最大限発揮していきます。」
Dr. Chi-Ping Hsu（米国ケイデンス、Corporate
Vice President）：
「ケイデンスは、Encounter RTL Compilerが、セイコーエプソンにおいて、主要な量産向けチップの設計目標を達成し、早期テープアウトの実現に貢献できたことを喜ばしく思っています。セイコーエプソンにおけるこの成功は、Encounter
RTL Compilerを使用することにより、お客様が一層低コストかつ短期間で、より微細なチップ設計を実現できるかを示す更なる例だといえます。」
この件に関する問い合わせ先
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部 平沢 寿美子
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com
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