Cadence Design Systems, Inc.

富士通、継続して150件のASICのファースト・シリコン・サクセス・テープアウトを実現

ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、1月24 日（米国現地時間）、富士通株式会社（本社：東京都港区、代表取締役社長：黒川博昭、以下「富士通」）が、ケイデンスのEncounter(R) RTL Compiler GXL 及びSoC Encounter(TM) GXLテクノロジを活用することにより、Cadence(R) Encounter digital IC design platformを、同社の65ナノメーター・プロセス・チップ向けの新しい社内リファレンス設計フローに採用したことを発表しました。このEncounterベースのフローは、今日までに130ナノメーター及びそれ以下の設計プロセスによるハイエンドASIC製品150件において、一度でシリコンの設計に成功するファースト・シリコン・サクセスを実現しています。そのうち30件の設計は90ナノメーターの設計プロセスを使用したものです。

65ナノメーターの設計プロセスにおけるdesign-for-yield (DFY：歩留まりを考慮した設計) の課題に対応するために、富士通及びケイデンスは、ケイデンスのSoC Encounter GXLに含まれる、歩留まりを考慮したフィジカル・インプリメンテーション機能を活用するために協力しました。この結果、この65ナノメーター・プロセスのリファレンス・フローは、今後、SoC Encounterの Masterplan自動フロアプランナ、グローバル・フィジカル・シンセシス(GPS)、Encounter NanoRoute(TM) Ultra配線機能、検証及びチップ・フィニシング・テクノロジも組み込むことになります。また、サイン・オフ・クオリティのシグナル・インテグリティやIR-Dropを考慮したタイミング収束を実現するために、CeltIC(R) Nanometer Delay Calculator (NDC) 及びVoltageStorm(R) スタティック解析機能も使用されます。

また、このリファレンス設計フローには、Encounter RTL Compilerの論理合成機能も含まれており、富士通は、65ナノメーターの設計課題に対応するために、自動フィジカル・レイアウトモデリング技術であるPLE（physical-layout estimation）を含む最先端のシンセシス機能の評価も開始しています。そして、Encounterの RTLからGDSIIまでを網羅した低消費電力設計に対応したフローを活用することで、富士通の低消費電力設計向けライブラリを使用したソリューションの特徴である、多電源設計及びマルチVt設計へのシームレスな対応が可能となります。

富士通コメント：
安藤　知史氏（富士通株式会社、電子デバイス事業本部 デザインプラットフォーム統括部、統括部長）：
「65ナノメーター・プロセス世代の設計においては、歩留まりやプロセスのばらつき、そしてリーク電流の増加のような新しい設計課題に直面します。我々は、過去6ヶ月に亘ってケイデンスのEncounter GXL テクノロジを評価し、その新しいグローバル・シンセシス及びフィジカル・インプリメンテーション・テクノロジを、我々の新しい65ナノメーター向けリファレンス設計フローに組み込むべく集中して作業を継続してきました。我々が65ナノメーター向けテクノロジを成功裏に導入することができたのは、ケイデンスの熱意ある貢献のお陰であり、ここに感謝の意を表します。」

ケイデンス・コメント：
Wei-Jin Dai（米国ケイデンス、Corporate Vice President、R&D）：
「富士通のプレミア・デザイン・パートナー（Premier Design Partner（PDP）注１）として、ケイデンスのシンセシスやシグナル・インテグリティをベースとしたタイミング収束、そして低消費電力設計向けソリューションにおける我々の優位性が、IPやASICを含む幅広い市場における富士通の成功に貢献したことを喜ばしく思います。我々は、ケイデンスのEncounter platform が提供する利点を最大限に活用した富士通の成功を賞賛いたします。」

（注1）プレミア・デザイン・パートナー（PDP）契約について：プレミア・デザイン・パートナー契約は設計ツールの提供にとどまらず、ビジネス・ソリューションの提案を含む真のパートナーシップ構築を図るものです。PDP契約はトータル・コストの削減、設計リスクの軽減、そしてデザイン・チェーン（設計の水平分業化）の最適化によって、ビジネス・サクセスに直接貢献しうるビジネスモデルの構築も含んでいます。

日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部　松沢　洋
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