Cadence Design Systems, Inc.

6件のASICテープアウトで、最大70％の合成処理時間を短縮、
要求される品質を迅速に達成

ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、3月27日（米国現地時間）、株式会社日立コミュニケーションテクノロジー（本社：東京都品川区、取締役社長：青木榮司、以下日立コミュニケーションテクノロジー）が、ケイデンスのEncounter(R) RTL Compilerのグローバル・シンセシス・テクノロジを使用して、合成処理時間を50〜70％も短縮したことを発表しました。ケイデンスのEncounter digital IC design platformの主要なテクノロジであるEncounter RTL Compilerは、日立コミュニケーションテクノロジーの130ナノメーター・プロセスを使用した6件のASIC設計において、市場投入期間の短縮を実現しました。

日立コミュニケーションテクノロジーは、光アクセス、ブロードバンド・モバイル、IPネットワークを中心とした情報通信システム関連製品の開発設計・製造及び国内外への販売・サービスにおいて業界をリードする企業です。日立コミュニケーションテクノロジーがEncounter RTL Compilerを使用してテープアウトを行った6件のASICは、有線及びワイヤレス通信チップ向けのものです。長年に亘るケイデンス・テクノロジのユーザーである日立コミュニケーションテクノロジーは、当初チップ・サイズを縮小するためにEncounter RTL Compilerを採用しましたが、今回発表された合成技術に関する最新の成果により、Encounterのグローバル・シンセシス・テクノロジに対して一層の信頼を寄せる結果となりました。

Encounter RTL Compilerのグローバル・シンセシス・テクノロジは、数多くのテープアウトにより、パフォーマンスの改善、チップ・サイズの縮小、消費電力の削減、配置配線までの設計の収束が迅速に達成されることを実証しています。ケイデンスは、これらの計測尺度をQoS(Quality of Silicon)と定義しています。より小さくより高速で、かつ発熱量の低いチップを短期間に設計するEncounter RTL Compilerのグローバル・シンセシス・テクノロジの能力は、お客様の競争力を引き続き向上し、全体的なコストを削減します。

日立コミュニケーションテクノロジー・コメント：
佐藤 英也氏（日立コミュニケーションテクノロジー、キャリアネットワーク事業部、DA部部長）：
「我々がケイデンスのEncounter RTL Compilerのグローバル・シンセシス・テクノロジを採用した理由は、平均して25％ものチップ・サイズを削減したためです。Encounter RTL Compilerが提供する迅速な合成処理のお蔭で、我々は設計仕様最終段階の変更を検証することにより多くの時間を費やすことができるようになりました。Encounter RTL Compilerは、我々の既存のソリューションよりも多くのメリットを提供してくれる完成されたシンセシス・ソリューションであることが実証されており、我々はEncounter RTL Compilerを全社標準のシンセシス・ソリューションとして採用することを検討しています。」

ケイデンス・コメント：
Dr. Chi-Ping Hsu（米国ケイデンス、Corporate Vice President）：
「我々は、ケイデンスのグローバル・シンセシス・テクノロジが、日立コミュニケーションテクノロジーの6件のテープアウトにおいて、要求される品質を迅速に達成できたことを嬉しく思っています。Encounter RTL Compilerは、実際のビジネスにおいて利益をもたらすことが製品上で実証されたソリューションです。」

この件に関する問い合わせ先
日本ケイデンス・デザイン・システムズ社
コーポレート・マーケティング部　松沢　洋
TEL: 045-475-2311 FAX: 045-471-7772
E-mail：japan_pr@cadence.com