Cadence Design Systems, Inc.

Cadence Optimization Methodology Kit for ARM Processorsが
消費電力、動作速度、およびチップ・サイズを改善

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、9月6日（米国現地時間）、富士通株式会社（本社：東京都港区、代表取締役社長：黒川博昭、以下「富士通」）が、ケイデンスのEncounter® RTL CompilerとCadence Optimization Methodology Kit を使用してARM926EJ-S™ および ARM946E-S™ プロセッサの最適化に成功したと発表しました。ケイデンスのEncounter RTL Compilerは、250件以上のテープアウト事例において、動作速度の改善、チップ・サイズおよび消費電力の削減、そして配置・配線を通じた設計収束期間の短縮を実証しています。Cadence Optimization Methodology Kit for ARM Processorsは、設計チームがARMプロセッサやフィジカル・ライブラリを使用して設計する際に、動作速度の改善や、チップ・サイズおよび消費電力の削減を実現します。

関係者コメント：
安藤　知史氏（富士通株式会社、電子デバイス事業本部 デザインプラットフォーム統括部、統括部長）：
「富士通は、ARM926EJ-SおよびARM946E-Sプロセッサを多くのASICのプロジェクトに提供しています。Encounter RTL CompilerとCadence Optimization Methodology Kit for ARM Processorsを使用することで、我々は、ASICユーザが抱える90ナノメーターおよびそれ以下のプロセスにおける設計上の要求事項に対応し、より最適化されたプロセッサを提供することができます。我々は去年からASIC設計向けにEncounter RTL Complierを認定し、使用してきました。そして、この先端のシンセシス・テクノロジとキットを、メモリや、低消費電力で高性能なライブラリの多様な組み合わせが使われているARM926EJ-SおよびARM946E-Sプロセッサの設計において使用することにより、消費電力、動作速度そしてチップ・サイズの改善を達成しました。今回の評価では周波数が最大13.2%改善された事を確認できました。」

Kevin McDermott氏（ARM社、Director of CPU Product Marketing, Processor Division）：
「我々はケイデンスとの協業を通じ、両社の共通のお客様が消費電力、動作速度、そしてチップ・サイズの目標をより迅速に達成できるよう、共同作業を継続していきます。富士通のような業界をリードするお客様をサポートすることにより、お客様が、Cadence Optimization Methodology Kit for ARM Processorsによって大きな成果を得ることは、我々の協業の重要性を証明するものです。」

ケイデンス・コメント：
Jan Willis（米国ケイデンス、Senior Vice President, Industry Alliances）：
「ケイデンスは、デザイン・チェーンを通じた深く幅広い協業に投資することにより、我々の共通のお客様に対し、生産性の改善やその他の成果を提供しています。我々はケイデンスのキット戦略をベースとした三社間の協業が、我々の戦略的なパートナーである富士通とARMに対し、成果を提供できたことを喜んでいます。」