ルネサス テクノロジ、90ナノメーター以降の設計向けに、ケイデンスのEncounter RTL Compilerを採用

先進的なグローバル・シンセシス・テクノロジにより、ルネサスおよび
同社のASICユーザーがタイミング、チップ・サイズ、および消費電力の課題を克服

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、1月23日（米国現地時間）、株式会社ルネサス テクノロジ（本社：東京都千代田区、会長& CEO伊藤達、以下ルネサス）が、ケイデンスのEncounter(R) RTL Compiler グローバル・シンセシス・テクノロジを、同社の90ナノメーターおよびそれ以下のASICデザイン・キットとメソドロジ向けに採用したと発表しました。グローバル・シンセシス・テクノロジは、ケイデンスのEncounter digital IC design platformの主要なテクノロジです。ルネサスは、同社の現行のASICキットおよびメソドロジを拡張して、Encounter RTL Compilerにも対応するサポートを行います。　

ルネサスは、モバイル、自動車及びPC/AV分野でソリューションを提供する、世界有数の規模の半導体専業メーカーです。ルネサスは、大規模で高性能なASICブロックで、Encounter RTL Compilerテクノロジの評価を行いました。その結果、そのブロックは、これまでのメソドロジを使用した場合と比べて、大幅にタイミングが改善され、チップ・サイズが削減されました。また、ルネサスは、Encounter RTL Compilerの先進的なclock-gating optimizationを適用し、ダイナミックな消費電力削減と、より簡素なクロック・ツリーの生成を実現しました。

Encounter RTL Compiler のグローバル・シンセシスは、数々のテープアウト事例を通じて、動作速度の改善、チップ・サイズおよび消費電力の削減、そして配置・配線を通じた迅速な設計の収束期間を実証しています。より小さく高速で、かつ発熱量の低いチップを短期間に設計する性能を持つグローバル・シンセシスにより、お客様の競争力が向上し、全体的なコストが削減されます。Encounter RTL Compilerは、L、XL、およびGXLの構成で提供されています。

ルネサス・コメント：
原田 輝昭氏（株式会社ルネサス テクノロジ、製品技術本部　設計技術統括部　DFM・EDA技術開発部　部長）：
「我々のASIC設計向け論理合成ツールとして、ケイデンスのEncounter RTL Compilerの評価を行った結果、
大規模かつ複雑な設計向けに最適化されたネットリストを生成するという点において、その強みが明らかになりました。我々は、将来の製品開発向けにEncounter RTL Compilerを採用し、今後我々のASICユーザー様向けにサポートを進めていきます。」

ケイデンス・コメント：
Nimish Modi, 米国ケイデンス、Corporate Vice President, R&D：
「我々は、ルネサスがEncounter RTL Compilerテクノロジを使用して、大規模で高性能なASICチップの設計を成功させたことを喜んでいます。Encounter RTL Compilerのグローバル・シンセシスは、ASICユーザーに対し、真のビジネス上の利益を提供する、実チップで実証されたツールです。」