ケイデンス、モデル・ベースおよびばらつきを考慮した設計テクノロジにより、最先端ICの量産期間を短縮、「WYDIWYG」機能を提供

Correct-by-Designインプリメンテーションおよび統計的タイミング解析により、高性能な製造可能なナノメーター設計を簡素化

 電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、9月10日（米国現地時間）、デジタルSoC（システム・オン・チップ）設計をより短期間で製造するための幅広い一連の製品および機能を発表しました。これらの新しい機能は、先端的なケイデンスのSoCおよびカスタム・インプリメンテーション・ソリューションに含まれており、設計の段階で重要な製造上のばらつきに対応する、「設計結果と製造結果の一致、すなわち製造可能なパターンを出力する設計」いわゆる「what you design is what you get（WYDIWYG）」を実現するモデリングと最適化を提供します。その結果、製造工程を十分に考慮したフィジカル・インプリメンテーションや、ファウンダリに直結したサインオフ機能が可能になります。
ケイデンスは、米国現地時間9月10日より開催されるCDNLive! Silicon Valleyユーザ・コンファレンスにおいて、この最先端IC設計向けフローを公開します。この設計フローは、2007年10月にリリースされるEncounter(R) digital IC platform バージョン7.1から提供される予定です。

 インプリメンテーション：最先端プロセス上のジオメトリを設計段階で製造可能な形に修正
長い間、標準的なIC設計の問題点とは、製造工程におけるばらつきでした。そして、この問題は深刻でかつ特性歩留まり不良に繋がりかねませんでした。従来これらの不良は、インプリメンテーション・フローが製造上のリスクを避けるために保守的な「フィジカル・デザイン・ルール」に従うことにより、回避されてきました。しかし、65ナノメーターや、とりわけ45ナノメーターおよびそれ以下の先端的なテクノロジ・ノードでは、デザイン・ルールがあまりにも保守的過ぎて、ICの性能を大幅に制限したり、チップ・サイズが不必要に大きなものになりかねません。しかも、それでいて全ての問題が回避できる保証はありません。
今回の発表でケイデンスは、デザイン・ルールを越えて、リソグラフィ、CMP、およびランダムなばらつき等の製造工程における重要な要素を直接モデリングすることにより、先端的なナノメーター設計のアプローチを提供します。そして、これらのモデルを使用することによって、ばらつきに関する問題を設計段階で回避、解析、および最適化するという一連の作業を通じて製造可能な設計結果を生成することが可能となります。
ケイデンスの NanoRoute(R) 配線ツールには、SoCにおけるリソグラフィ違反を防ぐために、配線中の大きなリソグラフィ上のエラーを回避するための新しいテクノロジが付加されており、リソグラフィ上のホットスポットを即座に50パーセントから80パーセント削減します。また、Cadence QRC Extractionには、高精度の統計的な寄生抽出のための先端プロセス・モデルをサポートする機能が強化されています。カスタムICの場合は、ケイデンスのVirtuoso(R) custom design platformの新しい機能が、リコメンディッド・ルールを活用して、さらなる解析と最適化を行います。また、先日ケイデンスが買収したClear Shape Technologies 社が開発したCadence Litho Physical Analyzer（旧製品名：InShape）テクノロジを利用することにより、高精度なリソグラフィ解析を行うことができます。残りのリソグラフィ上のホットスポットは、グリッドおよびスペース・ベースの手法の組み合わせにより、最適化されます。とりわけスペース・ベースの手法によって、インターコネクトの微細な最適化が可能になります。
その結果、設計は既に本質的に製造可能なものとなっているため、製造時のフォトマスク工程において、大幅なリソグラフィ補正を必要としなくなります。
CMPおよびランダムなばらつきは、Cadence CMP Predictor解析を使用した同様の手法によって管理され、インテリジェントなメタル・フィルやマルチコーナー・タイミング最適化手法により最適化されます。

製造向けのサインオフ: モデル・ベースおよび統計的タイミング解析
ケイデンスは、設計が製造後に正確に動作することを保証するための一連の最終解析テクノロジをサポートしています。重要なリソグラフィやCMPの要素は、Cadence Litho Physical AnalyzerとCadence CMP Predictorを使用して解析されます。また、タイミング解析用には、Encounter Timing System GXLに含まれる新しい統計的タイミング解析システムを発表しました。
Encounter Timing System GXLは、ほとんどの65ナノメーター設計フローに使用される従来のマルチコーナー・タイミング解析に対し、２つの重要な利点を提供します。まず、Encounter Timing System GXLは、ほとんどの場合、理論的に可能性はあるが、現実的にはほとんど発生しない、典型的な非WYDIWYG 現象である「コーナー・ケース」に関連する悲観的な制約を除去します。次に、Encounter Timing System GXL は、膨大な数のシナリオに対するタイミング解析を、従来の実行時間（あるいは代替の競合ツールを使用した場合の実行時間）と比較してきわめて短時間に実行します。
Cadence Litho Physical Analyzer、Cadence CMP Predictor、Cadence QRC ExtractionおよびEncounter Timing System GXLは、TSMCのリファレンス・フロー8.0を初めとする主要なファウンダリのフローでサポートされています。

各社コメント：
西口 信行 氏 (株式会社半導体理工学研究センター、執行役員 開発第1部長)：
「プロセスのばらつきは、今日のコーナー・ベースの設計フローがあまりにも悲観的で、チップの性能を低下させてしまうため、65ナノメーター以下の設計を行うSTARCのメンバー企業にとっては大きな問題となっています。我々は、一年以上に亘ってケイデンスのEncounterの統計的タイミング解析、最適化、およびキャラクタライゼーション・テクノロジを使用してきましたが、優れた結果と歩留まりの改善をもたらす能力に、信頼を寄せています。 我々の徹底的なテストにより、Encounterの統計的タイミング解析は、高速かつ高精度なものであり、Encounter サインオフ解析とインプリメンテーション環境へのシームレスな統合により、市場で最も完全な統計的タイミング解析テクノロジであることが実証されています。」

ケイデンス・コメント：
Mike McAweeney（米国ケイデンス、 Vice President of DFM Marketing）：
「先端的なプロセス世代においては、従来の設計フローではもはや正確な予測性を得られず、設計者は過剰なマージンをとった設計を行うか、あるいは製造上で問題が起こるリスクを抱えるか、どちらかの選択を迫られています。主要な製造プロセスをインプリメンテーション・フローの中でモデリングし、早期に最適化を行うことにより、ケイデンスは全体的な設計期間を削減し、設計者が意図した通りにチップが動作するという確信をより持てるようにします。ケイデンスが提供するこの新しい手法は、設計者にとって製造における予測性を高めるための「what you design is what you get」 機能を提供します。」