セイコーNPC、ケイデンスのテスト及び合成テクノロジによりDFT設計フローの生産性を大幅に向上

セイコーNPCが、ケイデンスのEncounter Testおよび
Encounter RTL Compilerの新しいDesign-for-Test機能を使用して、複雑な設計を実現

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人 本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、4月7日（米国現地時間）、セイコーNPC 株式会社（以下、セイコーNPC）が、ケイデンスの Encounter(R) Test ArchitectおよびEncounter RTL Compilerのグローバル・シンセシスを使用して、複雑なオーディオ向けDSP設計のテープアウトに成功したと発表しました。ケイデンスのEncounter Test Architectと、Encounter RTL Compilerを使用することにより、セイコーNPCの設計者は、先端設計に対してテスト回路を自動挿入、合成、および検証ができ、設計期間とリスクを削減し、より高度なアーキテクチャ上の探索が可能になりました。

セイコーNPCの実例は、高度に統合された設計環境において、各設計段階で新しい技術を適用することにより様々な利点をもたらすことを示しています。例えば、セイコーNPC は、Encounter RTL Compilerのフィジカル・テクノロジを適用することで、フィジカル・インプリメンテーションの最中により優れたタイミング収束を実現できました。
さらに、合成中にEncounter Test Architect XOR compression macroを挿入できるため、大幅なテスト・データ量の圧縮が可能になり、製造コストの削減に繋がりました。また、セイコーNPCは、Encounter Test ArchitectのMemory Built-In Self Test (MBIST)を使用して、徹底的に設計内のエンベデッド・メモリをテストすることが出来ました。

Encounter Test Architectは、フルチップ設計に対してテスト回路を挿入、合成、そしてDFT構造を検証する完全なソリューションです。これらの基本的なメソドロジには、Encounter RTL Compilerのグローバル・シンセシス・テクノロジによるスキャン挿入、IEEE 1149.1 準拠のバンダリ・スキャン・コントローラを含むトップ・レベルのI/Oテスト・ストラクチャ、multiple input signature register (MISR) アーキテクチャ、あるいはexclusive-or (XOR)のアーキテクチャのいずれかを選択できるオンチップでの圧縮生成、そしてメモリBISTソリューションが含まれています。
Encounter Test Architectと、グローバル・シンセシス・テクノロジを備えたEncounter RTL Compilerは、Cadence Logic Design Team Solution とデジタル・インプリメンテーション・ソリューションの主要な要素です。これらのテクノロジは、L、XLおよびGXLの全ての製品群において提供されています。
Encounter RTL Compilerバージョン7.2より、Encounter Test Architectの全てのDFT機能は、Encounter RTL Compiler platformに統合されました。　logic-test synthesis platformをベースとした新しいEncounter RTL Compiler を使用することにより、ユーザーはロジックとテスト・シンセシス・フローを単一のパスにより容易に実行できるようになります。ケイデンスは、この新しいlogic-test synthesis platformを強化し、使い易くするため、さらなる開発作業を継続していきます。

セイコーNPCコメント：
郡司　明人　氏　（商品設計部EDA技術課　課長）
「Encounter Test Architect とEncounter RTL Compilerのグローバル・シンセシスを併用することにより、複雑なクロック系統と高速乗算器、およびRAMを多数持つオーディオ向け信号処理デザインに対し、完全にテスト可能な設計をより短期間にハンド・オフできるようになり、スケジュール、品質、そしてコスト目標を達成することができました。Encounter Test ArchitectとEncounter RTL Compilerは、一連の強力なロジックとテスト合成環境を構築することによって、より大幅な最適化を可能にました。」

ケイデンス・コメント：
Nimish Modi（米国ケイデンス、Corporate Vice President of the Front End Design Group）：
「ケイデンスのEncounter Test ArchitectとEncounter RTL Compilerのグローバル・シンセシス・テクノロジを使用することにより、セイコーNPCをはじめとするお客様は、自動化、リスク削減、設計期間の短縮と設計の最適化において大きなメリットを得ます。これは、高度に統合された設計環境がもたらす利点を示す強力な実例です。」