Home > Press Releases > 2009年12月8日
| 業界をリードするアナログ・ミックスシグナル設計向けEDAテクノロジの容量、性能、および使い勝手を改善して設計期間を短縮 電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下ケイデンス)は、12月7日(米国現地時間)、Virtuoso(R) カスタムIC設計プラットフォームの大規模な機能改善を発表し、アナログ・ミックスシグナルのチップ設計におけるリーダーシップを拡大しました。ケイデンスは、高性能なICの製造を確実にしながら、設計期間全体を短縮する強力な性能、容量、および使い勝手の強化を、Virtuoso IC6.1.4において実現しました。 Virtuoso IC6.1.4は、28ナノメーターまでの先端ノードにおいても効率的に稼動するよう機能拡張され、 容量および性能の改善を実現するため64ビット・プロセッサをサポートします。Virtuoso Space-Based Routerは、 Virtuoso Layout Suite のコックピットに統合され、アクセスが容易になりました。さらに、Virtuoso Space-Based Router は、設計チームに対して、設計の開始から終了まで使用できる単一かつ共通のルータを提供し、一貫した結果をもたらします。また、Virtuoso Analog Design Environment XLとケイデンスのデザイン・コンストレイント・テクノロジに対して、さらなる時間短縮、品質向上のための機能強化が行われています。 Virtuoso Space-Based Routerを Virtuoso Layout Suiteに統合したことにより、レイアウト設計者は、各自のデスク上のパソコンで100万ネットの配線可能なルータの利用が可能になります。インタラクティブな配線編集とフルチップの自動配線完了機能は、同一のアルゴリズムを共有しているため、IPモジュールの生成からフルチップのサインオフまでを網羅した、より高品質な設計向けにシームレスなフローを提供します。 ケイデンスのデザイン・コンストレイント・メソドロジは、設計者がレイアウトの最適化とその後の微調整にかかる時間を最大で20%削減します。このメソドロジは、デザイン・コンストレイントを簡単に追加することができる機能強化が行われています。さらに、45ナノメーター以下の設計の歩留まりの課題に対応するための新しいデザイン・コンストレイントが付加されました。 Virtuoso IC6.1.4では、ケイデンスのExpressPcellsの機能を拡張し、複数のユーザーがキャッシュ上のExpressPcellsにアクセスできるようになりました。お客様は、SKILLによりパラメータ化された広範囲なセル・ライブラリをどこででも使用し、最大8倍の性能向上を得ることができます。また、ケイデンスは、アナログ波形表示テクノロジを改善し、数ギガバイトのウェーブフォーム・ファイルをより効率的に取り扱えるようにしました。そして、これまでウェーブフォームのデータベース上での2ギガバイト制限をなくし、より大規模で複雑な設計に対応できるようにしました。 Vitesse社コメント: ケイデンス・コメント:
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