日立、ケイデンスのGlobal Route EnvironmentによりPCBの配置・配線設計工数を40％削減

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、6月30日（米国現地時間）、株式会社日立製作所（本社：東京都中央区、以下日立）が推進中の設計効率向上と設計期間短縮のためのプロジェクトにおいて、ケイデンスのGlobal Route Environment （GRE）を実設計プロセスで使用した結果、通信用高速PCBの配置・配線設計工数を40％削減したと発表しました。日立は、今まで自動配線の適用が不可能であった高速デジタル信号用のコンストレイントがフルに適用されたPCBの配置・配線を、インターコネクトのプランニングから詳細配線に至るまでGREの配置・配線設計メソドロジを適用しました。この試行は、設計効率の向上と設計期間を短縮するための日立全社プロジェクトの一環として日立グループの通信機部門、株式会社日立コミュニケーションテクノロジーが担当しました。

ケイデンスのGREテクノロジは、PCB向けの次世代のインターコネクト・プランニング・ツールで、新世代のPCBをターゲットにした全く新しいコンセプトに基づくプランニング環境です。GREを使用することにより、これまで自動化が不可能であったインターコネクト・プランニングと配線のさまざまな段階で自動化が可能になります。プロセスの初期段階では、Interconnect Flow Designerにより、ハイレベルな配線経路を指定することができます。Interconnect Feasibilityの機能は、配線可能エリアを確認し、その情報を伝達するため、ユーザはそれに基づき配線経路を変更することができます。
中間のプランニング段階では、配線トポロジのパスやネットのトポロジを含む全体配線のフィジビリティを決定し、電気的コンストレイントを指定します。最終のプランニング段階では、設定された配線フローに対して、フィジビリティ配線が行なわれ、配置の調整、詳細配線のパスを確認し、正確な電気的コンストレイントを再度検証し、自動配線にて全ての詳細配線を完了します。この手法は、ハイスピード設計の厳しいコンストレイントを持つDDR2やDDR3などのメモリ・インターフェース、PCI Express、PCI Express Gen IIなどのシリアル・インターフェース配線など、配線エリア、配線経路が厳しい設計で非常に大きな効果をもたらします。

これまで日立では、高速の配線コンストレイントがフルに適用された信号の配線には、自動配線が適用できませんでした。GREテクノロジは、ユーザが配置と配線経路およびパスの探索を同時に行うことができるため、PCB設計品質を劇的に改善します。日立は、GREにより様々なトレードオフを早期に確認しながら、PCB設計を効果的に行うことができました。日立では、GREのパフォーマンスや機能の向上とともに、今後さらなる工数削減が実現できるものとみています。
今回の日立の取組みは、フルコンストレイント配線に重点をおいた設計でしたが、日立では、設計変更や配線見積りなど、実設計の多方面での利用についてもGREが有効であると考えており、設計環境における標準ツールとして今後GREの利用を拡大、推進していく予定です。
この適用事例は、7月16日、17日、東京元赤坂、明治記念館にて開催するケイデンスのDA SHOW/CDNLive! Japan 2009において発表されます。DA SHOW/CDNLive! Japan 2009の詳細は下記のURLをご覧ください。
http://www.cadence.co.jp/dashow2009/

2007年3月、日立とケイデンスは、設計効率を向上させ、設計期間を短縮するために日立がケイデンスのEDAツールを全面採用し、社内に標準的に適用できる設計フローやノウハウを蓄積したハードウェア製品開発向け設計システムを構築しモノづくり力を強化するための取り組みについて共同で発表しています。

日立コメント：
檜山　徹　氏（情報・通信グル一プハードウェアモノづくり統括本部　本部主管）：
「最近の高速回路基板は、性能に対する劇的な向上が要求されており、ギガヘルツ帯の配線設計が一般的となっています。日立は、お客様が求める高性能・高品質の製品を常に目指しており、基板の品質を保ちながら、できるだけ短期間に設計を完了させるためには、配置・配線のボトルネックを解決することが不可欠でした。ケイデンスのGREの導入は、配線ボトルネックを解消するとともに、設計品質に対する信頼性を向上させ、お客様に満足いただける製品をお届けすることができると確信しています。」

ケイデンス・コメント：
AJ Incorvaia （米国ケイデンス、VP of Research & Development、Allegro- R&D Development ）：
「ケイデンスのGREは、次世代のPCBインターコネクト・プランニングと配線テクノロジです。このテクノロジは、DDR2、SATA、PCI Expressなどのハイスピードのインターフェースを持つ設計に自動化をもたらします。今回の日立のような最先端の高速基板を、要求品質を保ちながら開発するためには、どうしても早期プランニング段階における配線経路のトレードオフと、配線設計の統合メソドロジが必要となります。日立の設計技術に対する高度な要求とGREの技術が見事に融合した結果、日立はPCB設計期間を大幅に短縮することができました。日立の成功はハイエンドPCBの新しい設計手法の参考となるものです。」

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