リコー、低消費電力設計効率化のためにPower Forward Initiativeに加盟

Cadence Low-Power Solutionが生産性を向上させ、2件の連続したテープアウトに成功

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、7月15日（米国現地時間）、株式会社リコー（本社：東京都中央区、以下リコー）が、Cadence(R) Low-Power Solutionを使用して、2件の複雑なパワー・マネジメントSoC設計を完了したと発表しました。その結果、リコーは、エレクトロニクス産業の各分野で世界をリードする企業によって構成され、低消費電力設計の効率化を推進する団体であるPower Forward Initiative (PFI)に加盟し、低消費電力メソドロジの実現を可能にするCommon Power Format (CPF)の利用を社内標準として推進していきます。PFIのメンバー企業となることにより、リコーは、低消費電力設計テクノロジの向上に直接貢献することができます。

Cadence Low-Power Solutionは、Incisive(R) Enterprise Simulatorを使用したpower shut-off(電源遮断)のシミュレーション、Encounter(R) RTL Compiler のグローバル・シンセシス・テクノロジを使用したpower shut-offやmulti-supply voltage(多電源供給)の自動合成、そしてEncounter Conformal Low Powerを使用した包括的な検証機能を提供します。さらに、Encounter Digital Implementation Systemは、低消費電力設計の課題に対応した包括的なフロアプランニング、プロトタイプ生成、配置、配線、およびサインオフ・ソリューションを提供します。この低消費電力設計メソドロジの中核であるCPFは、設計と検証プロセスの双方において低消費電力設計の意図を維持し、情報を共有、再利用できるため、単一かつゴールデン・スペックとして活用することが可能となります。

リコー・コメント：
門脇 史明氏　（電子デバイスカンパニー　画像LSI開発センター　CAD技術室 室長）：
「チップ設計の複雑性と関連する市場からの要求事項により、我々は最善のツールとメソドロジを使用することが求められています。電源遮断や多電源供給・領域設計向けのケイデンスの自動化ソリューションは非常に完成度が高いため、既存の手法と比較して、優れた生産性とリスクの大幅な削減を実現します。」

ケイデンス・コメント：
Chi-Ping Hsu（米国ケイデンス、Senior Vice President of Digital Implementation Research and Development）：
「我々は、リコーにおけるCadence Low-Power Solution の成功事例を2件も続けて見ることができ、嬉しく思っています。リコーは、PFIのメンバーとなることにより、重要な低消費電力をめぐるエコシステムへの参画という先進性を証明しました。」

CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
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