ケイデンスのPhysical Verification System、TSMCの40ナノメーター設計用物理検証フォーマットiDRCおよびiLVSをサポート

Physical Verification Systemが、TSMCの先端プロセスでのハイエンドSoC設計に対応

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、9月29日（米国現地時間）、ケイデンスのPhysical Verification Systemが、Taiwan Semiconductor Manufacturing Company Ltd.（以下TSMC）が開発した40ナノメーター設計向けに互換性を有する物理検証フォーマットを採用したと発表しました。このフォーマットは、設計ルール・チェック用のiDRCと、レイアウト対スケマティクス・チェック用の iLVS から構成されています。これらの新しいTSMCフォーマットに対するケイデンスのサポートは、先日発表されたCadence QRC ExtractionによるTSMCのファイル・フォーマットiRCX への対応をベースとしています。この物理検証と寄生抽出・解析機能の組み合わせにより、TSMCのナノメーター・プロセスを使用するケイデンスのお客様は、引き続き高精度で一貫した製造データを利用することができるため、シリコンの歩留まりが確実に向上します。

iDRCおよびiLVSフォーマットは、TSMCの先端プロセスを使用する設計の完成度を確認するために必要な先進的な設計ルール、およびデバイス抽出機能を容易に実現します。共通のルール・フォーマットを使用することにより、お客様がそれぞれ選択する物理検証ソリューションの種類に関わらず、高精度で一貫した結果が保証されます。

ケイデンスのPhysical Verification SystemによるiDRCおよび iLVSのサポートと、Cadence QRC ExtractionによるiRCXのサポートにより、ケイデンスのデジタルおよびカスタム設計フローの完全な統合が実現し、単一のEDAベンダーによるフロントエンドからバックエンドまでの設計とサインオフ・フローが提供されます。この製品は、デジタルおよびカスタム設計向けに、「1つのツールに１つのルール・デック(one tool, one deck)」モデルを実現し、サポートにかかる費用を最小限に抑えることができます。

TSMCコメント：
Tom Quan氏（Deputy Director of Design Service Marketing）：
「ケイデンスとTSMCは、ケイデンスのPhysical Verification SystemとCadence QRC Extractionのユーザーが、今日のナノメーター・プロセスや次世代のプロセス世代向けにシリコン精度の高いチェック機能をいち早く利用することができるよう、iDRC、iLVS、およびiRCXフォーマットおいて協業してきました。新しい統一されたデータ・フォーマットは、TSMCのOpen Innovation Platformの一部であり、設計要求に合致する最も優れたEDAツールを選択し、初回でシリコンの製造に成功するための精度の高い設計を実現します。」

ケイデンス・コメント：
Rachid Salik（米国ケイデンス、Vice President of Research and Development for the Verification Group）：
「新しいTSMCのiDRCと iLVS ルール・デック・フォーマットに対応したことにより、精度の高いプロセス・データを用いて、ケイデンスのPhysical Verification System の先進的な機能を利用することができます。この組み合わせは、短期間に高精度な成果を提供します。我々は、TSMCとの協業関係を継続して強化することが、真の利益、価値、そして選択肢を共通のお客様に提供できると確信しています。」

CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。