日立がケイデンスのテクノロジにより、複雑な設計の検証速度を10,000倍向上

トランザクション・ベースのアクセラレーション・メソドロジ、
C-to-Silicon Compiler、Palladium IIIアクセラレーション・エミュレーション・システムを使用して、日立の設計チームが「System Realization」を加速

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、7月19日（米国現地時間）、株式会社日立製作所（本社：東京都千代田区、以下、日立）が、ケイデンスの高位合成・機能検証テクノロジおよびメソドロジを使用して、LSI論理の検証速度を10,000倍向上させることで、従来に比べ機能や入力条件の組合せを大幅に向上した高品質な検証を可能にする環境を構築したと発表しました。日立の設計者は、ケイデンスのPalladium(R) IIIアクセラレーション・エミュレーション・システム上のテストベンチの実行を加速するためにC-to-Silicon Compilerを採用し、次世代のPCI Expressコアを含む複雑なサブシステムを検証しました。
まず日立は、SystemC(R) およびトランザクション・レベル・モデリング(transaction-level modeling: TLM)を使用して、テストパターンの自動生成、自動応答のロジックや、スコアボードなどの複雑なテストベンチ機能を開発しました。次に、ケイデンスの高位合成テクノロジを採用して合成可能なテストベンチを生成し、トランザクション・ベース・アクセラレーション技術を用いて、Palladium III システム上で検証全体を加速しました。

株式会社日立製作所、情報・通信システム社　マイクロデバイス事業部設計本部、本部長　丹場　展雄氏は、次のように述べています。
「我々は高品質な設計を短期間で提供しなければならず、我々の必要と考える機能や入力条件の組合せを検証するために、少なくとも1000倍の性能向上を実現するプラットフォームを短期間で構築することが必要でした。ケイデンスと協業して新しいテクノロジを適用したことが、我々のメソドロジに飛躍的な進歩をもたらしました。」

高位合成を活用することは、EDA360ビジョンの根幹の一つである「System Realization（システムの実現）」をより生産的に実現するために不可欠と言えます。
C-to-Silicon Compilerは、次世代の高位合成テクノロジで、タイムドおよびアンタイムドのC/C++/SystemCから合成可能なVerilog RTLを自動的に生成します。
ケイデンスのPalladiumシステムは、高度なシステムのスループット、検証の自動化およびや先進のデバッグ機能を提供し、プラン・ドリブンおよびメトリクス・ドリブンなシステムレベルのハードウェア・ソフトウェアの協調検証を実現します。

ケイデンス・コメント：
Christopher Tice（米国ケイデンス、Corporate Vice President and General Manager）：
「今回の大規模な検証の成功は、日立およびケイデンスの2社の優秀な設計チームが、優れたシステムレベルのテクノロジおよびメソドロジの使用において協業したことにより実現しました。この実績は、効果的なシステムの実現に向けたケイデンスとそのお客様の協業を示す良い例です。」

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