富士通セミコンダクターがケイデンスのチップ・プランニング・テクノロジを採用

大手半導体ベンダーがケイデンスのICプランニング・ソリューションを採用し、ASICユーザーに新しい設計環境を提供



電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、7月20日（米国現地時間）、富士通セミコンダクター株式会社 (本社：神奈川県港北区、以下富士通セミコンダクター)がケイデンスのチップ・プランニング・テクノロジを採用し、富士通セミコンダクターのウェブ上でチップ見積りが可能なシステムに適用したと発表しました。大手半導体ベンダーである富士通セミコンダクターは、チップの開発期間を短縮するためにCadence Chip Planning SystemおよびCadence InCyte Chip Estimatorを採用しました。さらに富士通セミコンダクターとケイデンスは、ASICユーザーがASIC設計開発のフィージビリティを容易に探索できるように、ケイデンスのチップ・プランニング・テクノロジを用いた富士通セミコンダクターのウェブシステムを共同開発しました。

富士通セミコンダクター、アドバンストプロダクト事業本部ASIC事業部 事業部長の大槻　浩一氏は、次のように述べています。
「我々のお客様は、設計仕様がまだ確定していないアーキテクチャのプランニング段階で、何度も設計のフィージビリティを我々と確認しており、それがお客様にとって大きな負担となっていました。そこで我々はチップ・プランニング・テクノロジに関して幅広い専門性を有するケイデンスと協業し、富士通セミコンダクターのウェブ・ベースの無償チップ見積りソリューションである、「GA-Estimator」を共同開発しました。Cadence Chip Planning SystemとCadence InCyte Chip Estimatorの採用により、我々は優れたユーザー・インターフェースを備えたシステムを開発することができました。GA-Estimatorを使用することで我々のお客様は、様々な設計のフィージビリティをリアルタイムで評価できます。」

富士通セミコンダクターが提供するウェブ・ベースのチップ見積りソリューション、GA-Estimatorを使用して、富士通セミコンダクターのお客様は、180ナノメーターのゲートアレイ・テクノロジにアクセスできるようになります。お客様は、このウェブサイトに仕様を入力し、様々な数値を変更することで最終設計プランを確定する前にトレードオフを考慮することができます。富士通セミコンダクターは、このソリューションをまず日本のウェブサイトで提供します。

Cadence Chip Planning Systemは、早期に精度の高いICの見積りが可能で、チップサイズ、消費電力、コスト、および製品の市場投入期間などのトレードオフができます。Cadence InCyte Chip Estimatorは、設計仕様の最適化のための迅速なアーキテクチャにおけるwhat-if解析が可能です。これによりユーザーは、性能を犠牲にすることなくチップサイズやコストを削減することができます。

富士通セミコンダクターの採用事例は、7月22日、23日、東京元赤坂、明治記念館にて開催するケイデンスのDA SHOW/CDNLive! Japan 2010において発表されます。
DA SHOW/CDNLive! Japan 2010の詳細は下記のURLをご覧ください。
http://www.cadence.co.jp/

ケイデンス・コメント：
Adam Traidman（米国ケイデンス、General Manager of the Chip Planning Solution Group）：
「ケイデンスのチップ・プランニング・テクノロジは、「Silicon Realization（シリコンの実現）」に向けたコスト効果の高い方法を提供することにより、お客様のビジネスの拡大と収益性のギャップの克服を支援します。富士通セミコンダクターは、優れたチップ・プランニングの利点を認識し、社内での使用とともにこれらの機能をお客様にも提供しています。」

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