ケイデンス、チップ・パッケージ・コ・デザイン・ソリューションを実現する ダイ・モデルを富士通の協力により開発

ダイ・モデル向け標準フォーマットを使用したEncounter Power System およびAllegro Package Designer により、ASIC・MCU向けに高精度なパッケージ解析を提供


電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、7月20日（米国現地時間）、ケイデンスが、富士通セミコンダクター株式会社（本社：神奈川県横浜市）および富士通VLSI株式会社（本社：愛知県春日井市）（以下総称して富士通）の協力を得て、ASICおよびMCU設計者にチップ・パッケージ・ボードのコ・デザイン・ソリューションを提供する標準化されたダイ・モデルを開発したと発表しました。

このソリューションは、ケイデンスのEncounter(R) Power SystemおよびAllegro(R) Package Designerを、サード・パーティのプロバイダから提供されるパッケージ解析ソリューションと組み合わせて使用し、ダイ・モデリングの標準フォーマットを提供するものです。新しく開発されたオープンなフォーマット・モデルは、チップ設計環境からパッケージ設計環境へのデータのやり取りを容易にし、シームレスな統合環境と一貫した解析を可能にします。これまで統合されたパッケージ解析は、限られたベンダーが提供する特有の設計フローでしか実行することができませんでした。ケイデンスが開発した新しいフローは、あらゆる解析フローに適用でき、その結果半導体製造メーカーのASIC・MCUユーザーに対し先進のチップ・パッケージ・ボードのコ・デザイン・ソリューションを提供します。これにより、ASIC・MCUの顧客は、チップおよびパッケージの電気的特性に対して非常に高精度なシステム・インターコネクト解析を実施することができます。
このチップ・パッケージ・ボードのコ・デザイン・ソリューションにより、チップ設計チームは、パッケージ解析に必要な物理的および電気的情報を含んだダイ・モデルを生成することができます。さらにこのソリューションは、最終製品向けにパッケージのチューニングができることに加え、PCB設計の早期段階でのトレードオフの機能をASIC・MCUユーザーに提供します。この手法により、チップ・パッケージ・ボードを組み合わせたシステム・インターコネクトを解析できるため、PCB設計者はBill of Materials（部品リスト)を削減することができます。

富士通コメント：
吉竹　昭博　氏（富士通セミコンダクター株式会社、開発・製造本部設計共通技術統括部　統括部長）：
「富士通は、我々のASIC・MCUユーザーに対し、先進のメソドロジとテクノロジを提供し、より効率的な設計を支援するという長期的な目標を持っています。この度ケイデンスおよびそのパートナー企業に協力することにより、チップ、パッケージ、およびボード設計環境間でスムーズかつ効率的にデータを移行できるオープン・フォーマットの開発ができたことを喜んでいます。我々は、この最終製品をターゲットとしたソリューションが、ダイおよびパッケージ間の効率的な相互作用を考慮することにより、チップ・パッケージの設計リスクを削減すると確信しています。この協力の結果、富士通は先進のチップ・パッケージ・ボードのコ・デザイン・ソリューションを我々のASIC・MCUユーザーに提供することができます。」

ケイデンス・コメント：
David Desharnais（米国ケイデンス、Group Director, Product Management）：
「パッケージおよびボードの設計を考慮せずにASICやMCUを開発することは、もはや不可能です。ケイデンスのEDA360ビジョンで述べているように、企業は収益性のギャップを解決するために、ハードウェア・ソフトウェアの開発コストを管理し、パッケージ、製造、およびテストにかかるコストを削減する必要があります。パッケージの選択と、ボード・レベルのインターコネクトに関する決定は、チップ設計に大きな影響を与え、またその逆もあてはまります。今回富士通、Sigrity およびAnsys と協力することにより、チップおよびパッケージの設計チームが設計上の決定事項をシームレスに伝達し合い、設計品質の向上と製品市場投入期間の短縮を可能にする新しいコ・デザイン・フローが実現しました。」


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