ケイデンスのC-to-Silicon Compiler、優れた機能により日本での導入が加速

高位合成ソリューションがもたらす高い再利用性の実現により、
設計の生産性と品質が飛躍的に向上

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、7月7日（日本時間）、池上通信機株式会社（本社：東京都大田区、以下池上通信機）、および株式会社ディジタルメディアプロフェッショナル（本社：東京都武蔵野市、以下DMP）が高位合成ソリューションとして C-to-Silicon Compilerを採用し、ケイデンスの高位合成ソリューションの導入が日本のシステム・ユーザやIPプロバイダにも急速に拡大していることを発表しました。　池上通信機とDMPは、C-to-Siliconの導入により、設計資産の再利用性を高め高品質な設計を短期間で完了することを目指しています。

池上通信機は、高度な映像関連技術を基盤に、放送関連分野をはじめ幅広い産業分野に、製品・システムならびサービスを供給しています。これまで池上通信機では、FPGA設計を主流としていましたが、機能の複雑化と高速化および大規模化にともない、設計の生産性を高めるためには、設計資産の再利用が重要であるとの結論に達しました。FPGAデバイスに依存せず再利用しやすい設計のために、ケイデンスの高位合成ソリューションを採用することにより、コストの削減と設計期間の短縮が実現できるものと期待しています。
池上通信機、取締役（研究・開発、製品開発、特許担当）、駒野目裕久氏は、次のように述べています。
「映像関連機器の多画素化、高機能化を背景に、製品に搭載される信号処理が複雑化、高速化および大規模化し、従来の設計手法ではアルゴリズム検討から実装、検証まで多大な時間がかかり、開発期間短縮の大きな妨げとなっています。しかも、多大な時間と経費を費やした成果が、特定のFPGA向けの設計であるため、再利用が難しいといった課題も抱えています。このような問題を根本的に解決するために、私達は高位合成の技術に注目しました。中でもケイデンスのC-to-Silicon Compilerの優れた合成品質や柔軟なFPGAサポートが私達の要求に応えてくれる可能性があると判断しました。ケイデンスのC-to-Silicon Compilerの採用により今後設計期間が大幅に短縮されるものと期待しています。」

DMPは、ハイエンドから組み込みデバイスまでカバーするハード、ソフトを含む2D/3Dグラフィックス・ソリューションを提供しています。DMPは主力のグラフィックス・プロセッサIPコアの開発のために、ケイデンスのC-to-Silicon Compilerを導入しました。
これまでのRTL手法では、テクノロジ・ライブラリやアプリケーションを考慮した設計の最適化が必要であり、開発コストの増加や変更によるリスクも発生します。DMPは、高位合成ソリューションを使用することにより、テクノロジに依存せずかつ再利用性の高いIPコアが開発できるため、大幅なコストが削減できると予測しています。
DMP、取締役ハードウェア開発部長、大渕栄作氏は、次のように述べています。
「我々は、IPの再利用や設計変更の柔軟性を考慮すると、今後も積極的に高位合成を利用したIP設計を積極的に展開したいと考えています。ケイデンスのTLM Design & Verificationのフローが我が社の目指している設計フローにマッチし、今後C-to-Silicon Compilerを中心としたTLM設計＆検証フローを、ハードウェアの設計のみならずソフトウェアとの協調設計にも展開していく予定です。」

C-to-Silicon Compilerは、ケイデンスの次世代TLM ベースのシステムレベル設計および検証ソリューションの中核となる製品で、SystemCやC、あるいはC++で記述された再利用可能な抽象レベルの動作記述をサイクルベースの論理に最適化し、合成可能なRTLに自動変換します。C-to-Silicon Compiler は、コントローラ、データパス、およびバスのプロトコル用インタフェースをサポートしています。C-to-Silicon Compiler から自動生成されたRTLは、C-to-Silicon Compilerに組み込まれたEncounter RTL Compilerにより早期にタイミングを収束させ、Encounter Conformal ECOを補完するC-to-Silicon Compiler独自のECO機能によって、設計品質が保証されます。

両社の採用事例は、7月22日、23日、東京元赤坂、明治記念館にて開催するケイデンスのDA SHOW/CDNLive! Japan 2010において発表されます。DA SHOW/CDNLive! Japan 2010の詳細は下記のurlをご覧ください。
http://www.cadence.co.jp/

ケイデンスコメント：
Ran Avinun（米国ケイデンス、Group Director of Product management, System Design and Verification）：
「ケイデンスが提供するシステムの実現手法による品質の改善、設計期間の短縮、そして再利用性の向上によるコストの削減がもたらす真の価値が、ますます多くの日本企業に認められています。DMPはIPの設計と検証のためにケイデンスのPalladium エミュレーション・システムとC-to-Silicon Compilerを採用し、池上通信機は、FPGAフロー向けにケイデンスの高位合成ソリューションを選択しました。我々は、今後もTLMドリブンな設計・検証フローを通じてケイデンスのソリューションが持つ独自の機能を池上通信機とDMPに展開できることを楽しみにしています。」

イノテックコメント：
高橋　尚　（イノテック株式会社、取締役ICソリューション本部長）
「イノテックは、これまでもケイデンスの販売代理店としてシステム・ユーザ様向けにケイデンスの設計ソリューション・環境を提供してまいりました。この度、弊社がサポートする有力なシステム・ユーザである池上通信機様、および独自のグラフィックスIPを開発しているDMP様においてケイデンスのC-to-Silicon Compilerが採用され、コストの削減と設計期間の短縮が実現できることを大変嬉しく思っています。イノテックは、今後もシステム・ユーザ様向けの設計課題に対して最適なソリューションと質の高いサポートを提供してまいります。」

DMPは株式会社ディジタルメディアプロフェッショナルの登録商標です。
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。