富士電機、ケイデンスのVirtuoso Accelerated Parallel Simulatorを使用して、開発期間を25パーセント短縮

パワーマネジメントICで業界をリードする富士電機が、
ICおよびシステム全体の検証向けに、ケイデンスのテクノロジを採用


電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、10月5日（米国現地時間）、富士電機株式会社（本社：東京都品川区、以下富士電機）が、ケイデンスのVirtuoso(R) Accelerated Parallel Simulatorを採用し、パワーマネジメントICの開発およびシステム全体検証の期間を25パーセント削減したと発表しました。日本のパワーマネジメントICでリードする富士電機は、このシミュレータを操作性・拡張性に優れたVirtuoso Analog Design Environmentで使用することで、品質を向上しつつ開発期間を大幅に短縮しました。
富士電機では、新エネルギー、グリーンIDC、および自動車電装機器向けにパワーマネジメントICやこれらを用いたパワー半導体製品を開発しています。同社では、製品のコンセプト設計やフルチップ・レベルの検証に、Virtuoso Accelerated Parallel Simulatorとその他のテクノロジを必要としていました。
Virtuoso Multi-Mode Simulationの一部であるVirtuoso Accelerated Parallel Simulatorは、高性能なSPICE精度のシミュレーションを実行し、拡張性の高い性能およびキャパシティを提供すると同時に、より短期間に設計を収束できます。

富士電機のこの採用事例と成果は、10月13日にみなとみらい、パン パシフィック 横浜ベイ東急ホテルにて開催されるケイデンスのCDNLive! Japan 2011において発表されます。
CDNLive!Japan 2011の詳細は下記のURLをご覧ください。

http://www.cadence.co.jp/


富士電機コメント：
藤島　直人　氏　（技術開発本部　電子デバイス研究所　Siデバイス開発センター　デバイス開発部　部長）：
「我々の設計チームは、従来のコンセプト設計手法やコンセプト設計を含む設計全体のプロセスをVirtuoso Accelerated Parallel Simulatorをベースとする回路検証環境に移行することで、カスタム・アナログ設計開発期間を25パーセント短縮しました。
さらに、Verilog-A モデルによるIPを多数用意し、Virtuoso Accelerated Parallel Simulator と併せて使用することで、検証スピードが加速され、より短期間でシステム全体の検証を完了できました。その結果、高品質なデバイスを最短の開発期間で提供できるようになりました。」

ケイデンス・コメント：
John Pierce（米国ケイデンス、Product Marketing Director, Custom Simulation, Silicon Realization）：
「業界をリードするさらに多くの企業が、Virtuoso Accelerated Parallel Simulator を使用して、製品の市場投入期間を短縮するという利点を得ています。Virtuoso Analog Design Environmentと強固に、かつシームレスに統合されたこのシミュレータは、基本的なSPICEシミュレーションの性能を凌駕しており、富士電機のような業界をリードする企業にとってこのシミュレータを使用することによって、さらに徹底した包括的な検証を行うことができるため、手戻りのリスクが削減されて、品質の向上が可能となります。」

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