ケイデンス、3D-ICテクノロジ分野でTSMC EDA Partner Awardを受賞

ケイデンスとTSMCが、ケイデンスの3D-IC製品を使用して、
シリコン・インターポーザTSVテストチップで協業


電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、11月14日（米国現地時間）、ケイデンスが、3次元IC（3D-IC）テクノロジ分野でTSMC EDA Partner Awardを受賞したと発表しました。エレクトロニクス業界が先進の携帯用デバイスを必要とする新しい時代へと向かいつつある中で、この賞は、パフォーマンスを向上し、消費電力、チップサイズ、および重量を削減する先端のICおよびパッケージングを実現する3D-ICの新しいテクノロジに対するケイデンスの継続した開発実績に対して与えられました。
TSMCによるこの表彰は、Through Silicon Via（TSV：シリコン貫通ビア)を採用したケイデンスの3D-ICソリューションを使用してインターポーザのテストチップをインプリメントするためのケイデンスの支援がTSMCによって認められたものです。このプロジェクトは、シリコン・インターポーザ上に統合されたSoCおよびeDRAMに関するもので、チップ設計に対する3D-ICの手法を実現したものです。

TSMCコメント：
Suk Lee 氏（TSMC、Director of Design Infrastructure Marketing）：
「我々は、3D-IC分野に対してケイデンスが果たした貢献を嬉しく思っています。新しいテクノロジが広く使用されることにより、コンピュータの能力と性能が将来にわたり拡張していくでしょう。」

ケイデンス・コメント：
Dr. Chi-Ping Hsu (米国ケイデンス、Senior Vice President, Research and Development, Silicon Realization Group)：
「ICの領域での数多くの先進的なプロジェクトにおける両社の深遠な協業により、ケイデンス
とTSMCは、3D-IC分野においてリーダーシップを確立することができました。優れた性能、消費電力、そして形状に加え、高い機能を提供しなければならない今日のチップ設計は、非常に複雑なものとなっており、競争力を維持するための新しい手法が求められています。3D-ICは、これらの課題を解決するための重要な選択肢となっています。我々はTSMCからの表彰を大変嬉しく思っており、半導体業界がこの重要な新しいテクノロジを実現できることを楽しみにしています。」

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