ケイデンス、デジタル設計向けの新しい包括的なフローにより
28ナノメーターでのギガゲート・ギガヘルツ設計を推進

ケイデンスのSilicon Realizationのアプローチにより、数十億ゲートを超える設計が加速、
28ナノメーター配線においてスピードが2倍向上

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、1月31日（米国現地時間）、実証された包括的なデジタル・フローを使用し、28ナノメーターでのギガゲート・ギガヘルツ規模のSoC設計において性能と製品市場投入期間の向上を実現したと発表しました。ケイデンスの「Silicon Realization （シリコンの実現）」のアプローチにより推進された新しいEncounter(R)をベースとしたフローは、統合された設計、インプリメンテーションおよび検証フローにおけるテクノロジの統合、コア・アーキテクチャやアルゴリズムの大幅な改善により、ギガゲート・ギガヘルツ規模のシリコンを実現するためのより迅速で確実なパスを提供します。この新しい28ナノメーター設計向けのデジタル・フローは、ケイデンスのアナログ・ミックスシグナルおよびシリコン・パッケージ・コ・デザインの領域でシームレスに動作するため、設計者は携帯端末およびマルチメディア向けSoCの実現に不可欠な要素である高性能、低消費電力、ミックスシグナル、さらには3D-IC設計の領域においてもチップ全体のフローを包括的に検討して、革新的な設計を行うことができます。
すでに使用可能な新しいフローは、独自でかつ広範囲にわたる「設計意図の統合（intent）」、「設計データの抽象化（abstraction）」、および「設計の収束（convergence）」に焦点をあてたケイデンスのSilicon Realization のアプローチをサポートし、RTLからGDSII、そしてパッケージングまでを網羅しています。Silicon Realizationは、ケイデンスが提唱するEDA360ビジョンの主要な要素です。

この新しいフローは、設計の複雑さと微細化との間で起こるトレードオフを除去し、より微細なジオメトリを使用することによるコスト・メリットを実現する先進のSoC開発へのパスを提供することで、28ナノメーター・プロセスにおける設計を最適化します。このフローの性能の鍵となる要素は、設計の意図、抽象化、および収束をベースとした統合されたデジタル設計、インプリメンテーション、および検証です。

新しいフローで強化された機能は、以下のとおりです。

設計の意図を向上させる機能：
・設計早期かつ事前のトレードオフ解析を伴うシリコンで実証済みの28ナノメーター設計ルールの電気的、物理的、DFMの意図、およびビアの効率良い使用やピン密度の最適化による配線スピードの倍増。
・合成過程で設計全体にわたるクロック・ゲーティングのインテリジェントな最適化とクロック・ツリーのバランスをとるための物理情報を使用した早期のクロック・トポロジの意図の把握およびプランニング。

設計の抽象度を向上させる機能：
・論理ブロック全体を簡単にかつ高精度にモデリングできる画期的なデータ抽象化テクノロジ、およびギガゲート設計への拡張性と設計生産性を確保するための論理および物理領域にわたる最適化。
・IPと先端SoCの迅速な統合を可能にする階層的低消費電力、およびOpenAccessベースのミックスシグナル設計向けの迅速かつ詳細な抽象化。

設計のより迅速な収束を可能にする機能：
・より迅速な設計の収束と設計期間の劇的な短縮を実現するための、物理性を考慮したマスク工程前の機能ECOの自動化。
・設計を効率的に収束させるための、設計中の超高速なワンステップでのシグナル・インテグリティ、およびタイミング解析を実現する先進的なin-design 解析に対応した画期的なアーキテクチャ。
・アナログおよびデジタル設計チーム間の繰り返し作業を削減するための、高精度かつ完成度の高いミックスシグナル向けスタティック・タイミング解析およびタイミングに基づく最適化。

さらに、デジタル、フルカスタム、およびパッケージ設計を網羅した、統合された設計の意図、抽象度、そして収束を伴う新しく完全に統合された3D-IC機能が、性能、チップ・サイズ、コストおよび消費電力を最適化します。
このEncounterベースのSilicon Realization のための包括的デジタル設計フローには、 Encounter RTL Compiler、 Encounter Digital Implementation (EDI) System、 Encounter Conformalテクノロジ、 Encounter Test、 Encounter Timing System、 Cadence QRC Extraction、Encounter Power SystemおよびEncounter DFMテクノロジなどが含まれています。

Global Unichip 社コメント：
Albert Li氏　（Global Unichip Corporation、Director of Design and Development）：
「28ナノメーター・プロセス・テクノロジは、消費電力、性能、そしてチップ・サイズにおいて大きな利点をもたらす一方で、プロセスのばらつきや新しい製造上の影響などの大きな課題も設計者にもたらします。
我々がお客様を支援するために必要としていたギガゲート・ギガヘルツ設計の機能と先進テクノロジの提供をケイデンスがコミットしているため、ケイデンスの包括的デジタル設計フローを我が社の最初の28ナノメーター設計に適用しました。このフローを使用することにより、28ナノメーター設計に必要な複雑な配線やばらつき、製造上の要求事項に対応できるだけでなく、１億ゲートを超える設計を合理的な期間内に完了できました。その結果、お客様向けの製品の生産性が高められ、納品スケジュールの予測性が向上しました。」

ケイデンス・コメント：
David Desharnais（米国ケイデンス、Group Director, Silicon Realization Product Marketing）：
「複雑なギガゲート・ギガヘルツ規模の設計の要求事項とあいまって、複雑な28ナノメーター設計には、統合された包括的なフローが必要です。我々の独特なSilicon Realizationアプローチによって、お客様は、マルチメディア、通信、およびコンピュータ向けに最高性能を持つシリコンを提供するための新しいレベルのSoC設計が可能になります。28ナノメーターでのデジタル設計向けSilicon Realizationフローに関する本日の発表は、EDA360ビジョンの具現化に向けての更なる一歩です。」

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