ケイデンスの新しいAllegroテクノロジが、シリコン、SoC、およびシステム開発者の生産性と設計の予測性を向上

先端のIC、パッケージおよびPCBのコ・デザイン機能と、新しく柔軟な
オンデマンド型の製品構成により、EDA360ビジョンを具現化

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）は、4月25日（米国現地時間）、IC、SoC、およびシステム開発全般にわたり生産性と予測性を大幅に向上する新機能を備えたAllegro PCBとICパッケージの最新バージョン16.5を発表しました。新しいテクノロジには、先進的な小型化機能、独特な形で統合された電源ネットワーク解析機能、DDR3向けデザインイン・キット、強化されたコ・デザイン機能、そしてグローバルに展開する設計拠点間における生産性の問題を解決する柔軟なチーム設計機能が含まれています。新しいAllegro 16.5のバージョンでは、オンデマンド型の製品構成を通じてこれらの機能を使用できるようになります。これにより、ユーザーは、特定の設計作業のために必要に応じて先進機能にアクセスし、投資を最適化することが可能です。
米国ケイデンスのSenior Vice President 兼Chief Marketing OfficerであるJohn Bruggemanは、次ように述べています。
「EDA360ビジョンの発表からちょうど1年目に、Allegroの新バージョン16.5 が、このビジョンの3つの主要な要素である、Silicon、SoC、およびSystem Realization間の連携を強化しました。我々は、PCBおよびICパッケージ設計分野におけるリーダーの立場から、あらゆる製品の開発に適用できる真に包括的なフローを推進し、お客様の生産性と収益性を向上させて、製品の市場投入期間を短縮させます。」
新しいAllegro 16.5の機能と特長は、「Silicon、SoC、およびSystem Realization (シリコン、SoC、およびSystemの実現)」を目指す設計者間のコ・デザインと解析への道筋を簡素化し、高品質な最終製品を提供するためにさらに予測可能で効率的な設計フローを実現します。

AllegroがSystem Realizationに向けたコンストレイント・ドリブンなアプローチを提供：　　　　　　　　　　　
Allegro 16.5は、システム開発者を支援し、製品開発にあたってより生産的で予測可能な方法と収束を実現する多くの機能を提供しています。スマートフォン、タブレット端末、そして航空電子機器などの最先端製品は、さらに新しい機能を搭載するために先進小型化技術を採用する必要があり、Allegro 16.5の新しい機能は、それら部品内蔵基板向けのコンストレイント・ドリブンなフローです。従来、内臓部品の配置、配線は、手作業によるレイアウトが行われていました。しかし、この方法は、エラーが生じがちで、何度も繰り返し作業が行われ、設計ルールもチェックされませんでした。Allegroテクノロジは、コンストレイント・ドリブンな方法により、一層簡素化された手法でこれらの部品の配置、配線を実行します。新しいAllegro Power Delivery Network Analysisは、Allegro PCB Editorにシームレスに統合され、完全に配線されたPCBの消費電力のトレードオフが可能となりました。
Thales 社、Aerospace、Defense and Security部門のTeam Leader、 Back End Workbench (ATDM)のChristian Maudet氏は、以下のように述べています。
「Allegro 16.5の組込み部品への対応機能は、これら部品の先進的な製造手法から従来の手法までもサポートしています。ケイデンスはPCBおよびICパッケージ向けの先進の部品内蔵手法に対する要求事項を理解するために我々と緊密に作業し、期待を上回る運用能力の高い完成された手法を提供してくれました。」
また、AT&S社のDirector of Advanced Packaging ECPのMark Beesley氏は、「我々は過去18か月にわたりケイデンスと協業し、最新バージョンのAllegro 16.5が、我が社のECP(R)テクノロジをサポートするための最大限の機能をお客様に提供できることを確実にしました。ECPは、重要な信号の電気的な性能をコスト効率よく向上しながら、電子デバイスをさらに小型化するために使用されています」、と述べています。
DDR4やPCI Express 3.0などの 標準ベースのインターフェースの利用が高まるにつれ、PCB上のタイミング収束は非常に難しい課題となってきました。新しいPCB Interconnect Design Planningオプションは、特許取得済みの階層抽象化手法を使用しており、半自動化のアプローチと組み合わせることにより、配線エンジンからのフィードバックを活用してタイミング収束を加速します。
さらに、Allegroの新しいコンカレントなチーム設計のオーサリング機能が、分散した設計チームの能力と技能を活用し、設計の意図の構築に費やされる時間を短縮します。

新しいDDR3 PCB向けのデザイン・キットにより、SoC Realizationが加速：
パッケージおよびPCBのインプリメンテーション後に確実に動作する IPを選択し、SoCに統合することは大きな課題です。ケイデンスは、Allegro 16.5を手始めに、パッケージとPCBを考慮したSoC 向けIPを提供することによって、SoC Realizationをさらに進める予定です。Allegro 16.5では、パッケージとPCBを考慮したSoC IPであるDDR3向けメソドロジ・キットが提供され、シリコンIPからパッケージおよびPCBまでを網羅した、規格に準拠しながら迅速なインプリメンテーション手法が実現します。ケイデンスは、先日発表したDDR4メモリ規格など、他のプロトコルについても同様のサポートを将来提供する予定です。

AllegroがEncounter(R)やVirtuoso(R)とリンクし、Silicon Realization機能が拡張：
Allegroテクノロジは、独自のシリコン・パッケージ・ボードのコ・デザイン手法上に構築されており、ケイデンスのEncounter Digital Implementation (EDI) Systemや、低消費電力、ミックスシグナル、ギガヘルツ、RFおよびsystem-in-package（SiP）/3次元ICフローを含むVirtuosoカスタム・アナログ製品群と直接的かつ双方向に統合されています。Allegro 製品群は、拡張性のあるPCBおよびICパッケージ設計ソリューションを提供し、論理設計のオーサリングから物理インプリメンテーション、そしてシグナルおよびパワー・インテグリティ解析・サインオフにいたるまで、コンストレイント、およびルール・ドリブンのメソドロジが活用されています。
Silicon Realization を拡張した新しいSiP向けの分散対応のコ・デザイン機能は、EDI SystemおよびVirtuosoカスタム・アナログ・テクノロジと連携し、世界各地に展開する企業およびチーム設計を可能にし、パッケージが最適化されたチップのテープアウトまでの期間を短縮します。

「オンデマンド」によるアクセスが可能となった新しいAllegroの製品構成：
新しいAllegroは、基本構成およびオプションから構成され、設計チームが不必要な機能に対して余分な対価を払うことなく、特定のニーズに合った環境を構築することができます。このオプションは、複雑なPCBおよびICパッケージ設計向けに、コスト効率がよく、かつ拡張性のあるソリューションを提供します。

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