IMECとケイデンス、3次元積層IC向け自動テスト・ソリューションを提供

新しいテクノロジが、3D積層前、積層途中、および積層後のダイのテスト、
TSVベースのインターコネクト、およびパッケージ後の最終テストをサポート

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下ケイデンス）と次世代エレクトロニクスの国際研究機関であるInteruniversity Microelectronics Centre（本部：ベルギー、ルーヴェン市、以下Imec）は、6月6日（米国現地時間）、3次元積層IC（3D-IC）向けの自動テスト・ソリューションを実現する新しいテクノロジを発表しました。近年、小型化が最優先事項であるモバイル、およびその他のアプリケーション向けに、デバイスの回路密度を向上させ、低消費電力でより優れた性能を達成する手法として、多くのエレクトロニクス企業が3D-ICを採用し始めており、このテクノロジは、3D-IC向けのテスト課題を解決するものです。

Imecとケイデンスの協業は、through-silicon via（TSV:シリコン貫通ビア）機能を持つ3D-ICのテストを簡素化し、積層されたシステムが仕様どおりに動作するかを確認するためのdesign-for-test (DFT) およびテスト・パターン自動生成(ATPG) テクノロジを提供します。
TSVベースの3D-IC設計およびテクノロジに関する包括的な研究プログラムの成果に基づき、Imecは、いくつかの革新的な機能（2010年第一四半期より特許出願中）を利用して、従来の2次元IC向けのDFTアーキテクチャを拡張しました。3D対応のDFTアーキテクチャは、TSVおよびマイクロバンプを含むチップの3D積層前、積層途中、および積層後のテストと、パッケージ後のテストを可能にするダイレベルでのテスト・ラッパーの考え方に基づいています。

ケイデンスとImecは、既存のチップ設計に強化された3DのIEEE 1500ベースのダイ・ラッパーを加えるための設計フローを自動化しました。この自動化は、ケイデンスのEncounter(R) RTL Compiler 合成ツールに含まれるIEEE 1500 ラッパー挿入サポート機能を強化することによって実現しています。お客様の設計に使用した最初の成果では、エレクトロニクス企業による事前の予想に大きく反して、わずか約0.2パーセントの微小なチップ面積の増加のみで3D DFTのテスト回路を挿入できることが確認されました。

Imecコメント：
Erik Jan Marinissen氏(Principal Scientist)：
「エレクトロニクス業界は、3D-ICおよびTSVテクノロジを利用することによって新世代のスーパー・チップが開発できるものと期待しています。Imecとケイデンスが開発したソリューションは、最小の面積でDFTのテスト回路を挿入できるものであり、ATPGの手法はTSVにおける製造不良をゼロにするよう支援するものです。この独特なソリューションは、チップのリスクを軽減し、コスト効率の高い製造を可能にします。」

ケイデンス・コメント：
Brion Keller（米国ケイデンス、Senior Architect）：
「この新しいDFTソリューションは、新たな分野である3D-ICに対するケイデンスのコミットメントを実現したものです。ケイデンスは、過去2年以上、3D-ICのTSV、およびインターポーザ機能を提供しており、3か月前には業界初のワイドI/Oメモリ・コントローラのIPソリューションと強固な3D-IC統合環境を発表しました。有力なパートナーとの協業は、EDA360ビジョンとその要素の一つである「Silicon Realization（｢シリコンの実現｣）の実現に不可欠であり、そのため今回Imecとの協業を行いました。」

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