Incisive Plan-to-Closureメソドロジが、設計チーム向けに、テスト、チェッキング
およびカバレッジを含む先端的なSystemVerilog検証機能を提供

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、社長兼CEO：Michael J. Fister（マイケル・J・フィスター）、日本法人本社：神奈川県横浜市、社長：川島良一、以下ケイデンス）は、5月29日（米国現地時間）、富士通九州ネットワークテクノロジーズ株式会社（本社：福岡市早良区、代表取締役社長：日比野達、以下、富士通九州ネットワークテクノロジーズ）が、RTL論理設計チームのSystemVerilogベースの検証向けに、ケイデンスのIncisive(R)Plan-to-Closureメソドロジを採用したことを発表しました。このメソドロジは、モーション・ブロック・デコーディング機能を実現する、富士通九州ネットワークテクノロジーズの最新のMPEGデコーダ・モジュール・セットを検証するために使用されました。Incisive Plan-to-Closureメソドロジは、検証再利用性のために多言語に対応しており、SystemVerilog を用いる、”design-with-verification”（検証を考慮した設計）機能を必要としている論理設計者向けのメソドロジです。
最新のプロジェクトからの報告に基づき、富士通九州ネットワークテクノロジーズは、先端的な検証機能を必要としている設計者にとって、Plan-to-Closureメソドロジの採用が非常に実用的であること、また個々の独立したモジュールからフル・システムの検証にまでSystemVerilogベースの環境を活用するために必要なスケーラビリティを備えていることを確認しました。このメソドロジの自動化された機能カバレッジ解析およびチェッキングを実行する機能により、検証プロセスが高速化され、全体的な検証時間は半減します。また、このメソドロジにより、テープアウト前に設計が間違いなく、高品質であることが確認できます。

富士通九州ネットワークテクノロジーズの設計チームは、既存のCベースのVerilog機能をSystemVerilogのテスト環境に簡単に統合でき、その結果、実証済みの検証コードの効率的な再利用が可能になるなどのメリットも実現しています。これにより設計チームは、コンパイル・ステップを削減することができ、検証期間が一層短縮しました。

富士通九州ネットワークテクノロジーズ・コメント：
小早川　隆洋氏　（第一開発統括部　第一技術部）：
「ケイデンスのSystemVerilogベースのメソドロジを使用することにより、我々の論理設計者は、設計のかなり早い時期にバグを検出することができました。このメソドロジは、検証プロセスにおいて、採用の容易な自動化手法を与えてくれたため、検証全体を十分に把握し、コントロールすることができました。」

ケイデンス・コメント
Steve Glaser氏（米国ケイデンス、Corporate Vice President, Marketing, Verification Division）：
「我々が提供するメソドロジによって、SystemVerilogベースのソリューションを必要としている設計者が、容易にそのソリューションを採用できたことを喜んでいます。我々は今後も、論理設計チームが “design-with-verification” の手法を取り入れるための実用的な方法を開発し、モジュールからフル・システムまで、設計プロセス全体にわたって高品質な設計を実現していきます。」