Advanced Node Design

シミュレーション

量産で実証されているVirtuoso® Spectre® Circuit Simulator は、多くのファウンドリメーカーからサポートをいただいている業界をリードするアナログのSPICE 回路シミュレータです。新しい"ターボ"テクノロジを搭載し、シリコンレベルでの精度を保ったまま性能を5-10倍に加速し、設計者がデザインを効率的に検証する手助けを行います。

配線

革新的なグラフベースのアーキテクチャとスーパースレッドのテクノロジを持ったNanoRoute® Router は、大規模なチップを設計するために必要とされるスピードと性能を提供します。そのSMART テクノロジは複雑なSoCのフィジカル・インプリメンテーションの間、タイミング、エリア、消費電力、そして製造における制約に対し全体的な取り組みを行います。

タイミング解析

フロントエンドの論理設計からバックエンドのデジタル・インプリメンテーションまでを通して、Encounter® Timing System はシグナルインテグリティ、熱、低消費電力、統計的スタティック・タイミング解析など、最先端の解析機能を持つ統一されたタイミングエンジンを提供します。

寄生RCの抽出と解析

高速で正確な寄生RC抽出と解析は、タイミングの収束と高品質なデバイス特性を達成するためのキーとなるものです。ケイデンスのQRC Extraction はRF、アナログ、ミックスシグナル、カスタムデジタル、セルなどを含め全てのナノメーター規模のデザインのための最先端の機能をサポートします。

インプリメンテーション

最先端プロセスノードのデジタル設計フローはRTLからGDSIIまでの総合的なソリューションを必要とします。Encounter Digital Implementation System はRTL論理合成、シリコン・バーチャルプロトタイピング、自動化されたフロアプランニング、クロックネットワーク合成、DFM/DFY、ミックスシグナルのデザインサポート、そしてナノメーター配線の機能を結合しています。これによりチップ全体の配線の効果を、インプリメンテーションの最初からエンジニアが考慮することができるようになります。

マニュファクチャリング・サインオフ

リゾグラフィやCMPを考慮したデザイン手法、シリコンの欠陥診断、マスクデータ準備などのテクノロジを持ったケイデンスのマニュファクチャリング・サインオフのソリューションは、電気的性能を妨げる製造の影響を防ぎ、システマティックなもしくはランダムなデザインのばらつきの解析を行い、そして歩留まりを最大化するためにデザインの最適化を行います。