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カスタムICデザインで重要度の低い箇所を自動化することで、設計者はデザインの重要な箇所の設計に専念できるようになります。ケイデンスの回路設計ソリューションは設計の意図をすばやく正確に入力することができるようにし、これは設計の意図が回路図の中を自然に流れるようなやり方で取り扱うことを含んでおり、設計者に多くのアナログ、ＲＦ、ミックスシグナル設計の相互依存とそれらの回路性能への効果を視覚化して理解できるようにする進んだ設計環境と結合されています。
洗練されたコンポーネント・ライブラリを含む、高速で柔軟なデザイン・エントリ。
業界標準の高速で正確なカスタムIC設計検証環境。
複雑なデータパス、デジタル・カスタムロジック、カスタムメモリを含むミックスシグナル設計の効果的なトップダウン設計手法とブロックの再利用性向上の為の設計検証メソドロジのパッケージです。
より小さなブロックを取り扱う際は、スピードより精度に重点が置かれるので、ブロックレベルのシミュレーションが必要となります。アーキテクチャの探究からブロックレベルの開発、ＲＦ設計、そして最後にフルチップの検証と、設計者の変化していくシミュレーションへの要求を充たす統合されたソリューションの一部として、ケイデンスのブロックレベルのシミュレーション技術はテストベンチ機能を自動化し、設計者に回路が正しく動作していることをすばやく示します。
デザインサイクルを通して体系化されたシミュレーションのために、業界の最先端シミュレーション・エンジンを統合した設計検証環境。
技術的に最も難しいアナログやミックスシグナル回路に対しても、高速で正確なシミュレーションを可能にするシミュレータ。
スケーラブルな性能と容量を持つSPICE精度の次世代シミュレータ。
チップレベル・シミュレーションはデザインの中の全てのブロックを全体としてとらえ、精度に対し性能に焦点を当てます。ケイデンスのチップレベル・シミュレーションのソリューションは、チップ全体が意図通りに動作している確証を与えるために必要とされる大規模な容量と高性能を、ブロックが全体としてどのように動作するかにかかわりなく提供します。
スケーラブルな性能と容量を持つSPICE精度の次世代シミュレータ
大規模なカスタム・デジタル、アナログ・ミックスシグナル、RF、メモリ、そしてSoCデザインのトランジスタ・レベル検証のための容量、精度そしてスピードを兼ね備えたFastSPICEシミュレータ。
今日のシステム・オン・チップのデザインはアナログとデジタルのブロックが複雑に結合され、そのためアナログとデジタル回路がどのように相互にやり取りするか、互いが相手に与える影響などの徹底的なテストと解析が必要とされます。ケイデンスのミックスシグナル・シミュレーションのソリューションは業界をリードするブロックレベルやフルチップのアナログシミュレータからの出力結果と、最先端のデジタル解析技術からの出力を融合します。解析のこの優れたアプローチは また広範な多言語の機能とRF情報の追加機能も含んでいます。
最先端のVirtuosoとIncisiveテクノロジをシングル・カーネルに統合した柔軟なミックスシグナル・シミュレータ。
フィジカル・インプリメンテーションには、スケマティックに取り込まれた設計意図をそのチップが実際どのように製造されるかを示す数値の詳細な計画に変換することが含まれます。ケイデンスのコレクト・バイ・コンストラクションのフィジカル・インプリメンテーション・ソリューションはカスタム設計者自身の経験と同様にファウンドリからデザインルールを引き出し、このソフトウェアが配置・配線を“カスタム”のやり方で実行することを可能とします。
ブロック・オーサリングを早め、最先端のノードプロセスやデザインルールの適用を簡単にする自動化を含む、高速のフィジカル･レイアウト。
デザインの全てのデバイスが“配置され”と、次に配線で“組み上げられ”なければならず、カスタムIC設計者は重要なネットの配線を通常人手により行い寄生RCの影響を抑えます。ケイデンスの配線ソリューションは設計者による人手配線の決定を取り込み、残りのネットはデザインルールをもとに配線プロセスを自動化します。これはより微細なノードでは人手で扱うには多すぎてしまうからです。
カスタム・デジタル、ミックスシグナル、アナログ設計のどの階層レベルにおいても、自動化とインタラクティブをあわせたブロックとチップのオーサリング。
複雑さ規模の増加するデジタルおよびアナログ・ミックスシグナルを含むデザインを取り扱う性能、容量そして機能。
配線の後、設計者はデザインに戻り寄生RCを抽出し、次に寄生RCの影響がどこに問題を起こすかもう一度シミュレーションを実行しなければなりません。ケイデンスの寄生RCの抽出と解析のソリューションは、デザインにおけるすべての寄生RCの影響の全体像を容易に把握できるようにし、リアルタイムでデザインルールの違反に対しフラグを立て、できる限り早くそれらを修正します。
チップ全体の寄生RCをすばやく正確に抽出し解析します。タイミング収束を早めシリコンのより高い品質をお届けします。
カスタムIC設計の最終段階はトップレベルでの信号配線と電源配線(パワーラインとクロックツリー)を行いアナログとデジタル・エレメントのあわせ込みがあります。ケイデンスのユニークなチップの最終処理のアプローチは業界最高のEncounter® Digital ICとVirtuoso® Custom IC の多くの設計技術の一体化されたソリューションを生み出し、より精度の高いフルチップのインプリメンテーションをお届けします。
RTLからの論理合成、シリコン・バーチャルプロトタイピング、自動化されたフロアプラン合成、クロック・ネットワークの合成、製造性とイールドを考慮した設計、低消費電力とミックスシグナル設計のサポート、そしてナノメータ向け配線テクノロジを統合します。設計者が、設計サイクルの初期にフラットなバーチャルプロトタイプのインプリメンテーションを合成することができるようにします。
今日の最先端のノードにおいては、カスタムICの設計ソフトウェアは、より集積度が高いチップのデータ容量や複雑度の課題と同様に、より微細なトランジスタや配線の課題についても考慮しなければなりません。ケイデンスの製造容易性のソリューションはマスク生成やチップがどのように作られるのかの知識を取り込み、それを設計フェーズに戻します。これはテープアウト前のマニュファクチャリング・サインオフを達成する確実な方法を提供している間に、設計者がナノメータの形状で物理的な効果を補正することができるようにします。
デザインルールチェックとレイアウト対スケマティックの検証を行い、SoCのデザインに対し高いイールドのカスタムIPを提供します。
単一のソリューションでフロントからバックまでのデザイン、インプリメンテーション、そしてサインオフのフローを提供します。デザインルールチェックとレイアウト対スケマティック検証のターンアラウンドを高速化します。
3Dのスペースベースのアプローチを使い、電気的な制約、製造ルール、設計目標をベースにレイアウトをモデル化し、解析しそして最適化します。
モデルベースの巧妙なメタルフィルやホットスポットの検出や修正を通してデザインの性能を最適化します。
テクノロジが微細化するにつれ、特定の製造プロセスに合ったセルのライブラリを開発することはますます重要になっています。ケイデンスのライブラリ開発ソリューションはセル開発、ライブラリの検証、コンポーネント・テクノロジの生成を自動化するだけでなく、IPの再利用も促進します。
最先端のテクノロジにおける複雑なデザインルールのサポートを含め、高速のフィジカルレイアウトのマイグレーション。
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