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今日の最先端のノードにおいては、カスタムICの設計ソフトウェアは、より集積度が高いチップのデータ容量や複雑度の課題と同様に、より微細なトランジスタや配線の課題についても考慮しなければなりません。ケイデンスの製造容易性のソリューションはマスク生成やチップがどのように作られるのかの知識を取り込み、それを設計フェーズに戻します。これはテープアウト前のマニュファクチャリング・サインオフを達成する確実な方法を提供している間に、設計者がナノメータの形状で物理的な効果を補正することができるようにします。
デザインルールチェックとレイアウト対スケマティックの検証を行い、SoCのデザインに対し高いイールドのカスタムIPを提供します。
単一のソリューションでフロントからバックまでのデザイン、インプリメンテーション、そしてサインオフのフローを提供します。デザインルールチェックとレイアウト対スケマティック検証のターンアラウンドを高速化します。
3Dのスペースベースのアプローチを使い、電気的な制約、製造ルール、設計目標をベースにレイアウトをモデル化し、解析しそして最適化します。
モデルベースの巧妙なメタルフィルやホットスポットの検出や修正を通してデザインの性能を最適化します。
複雑なデータパス、デジタル・カスタムロジック、カスタムメモリを含むミックスシグナル設計の効果的なトップダウン設計手法とブロックの再利用性向上の為の設計検証メソドロジのパッケージです。
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