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65nmのノードやそれ以下でディジタルのシステムオンチップ(SoC) デザインをより早く生産するためには従来のルールベースのアプローチを超えた機能を必要とします。また、設計者はリゾグラフィの効果、ケミカル・メカニカル・ポリッシング(CMP)、 そしてランダムな欠陥の確率のような製造プロセスにおける重大なパラメータのばらつきを正確にモデル化する必要があります。ケイデンスのデジタル・インプリメンテーション・テクノロジはルールとモデルベースのDFM/DFY 解析の両方を導入し、速く正確なサインオフのためにファウンドリのプロセス・シミュレーションと関連付けます。コンカレントなイールドロス防止、リスク解析、そして製造性の最適化手法を使い、設計者はデザインフローの初期の段階で考慮すべき多くの製造性の事柄に取り組むことができます。そのため設計するものがその通りシリコンで得られるようになります。
Encounter Digital Implementation System は大規模で高性能のデジタル・インプリメンテーションに対し、単一でスケーラブルなマルチCPU可能の設計環境にて、ばらつきや製造を考慮した設計の収束、低消費電力、ミックス・シグナルのインプリメンテーション、統合されたサインオフのための完全なソリューションをお届けします。
スピードと容量を最高に保ちながらシグナル・インテグリティ、タイミングそしてDFMを考慮した配線を行います。DFMを考慮しながらインプリメンテーション・フェーズに移り、そこでエンジニアが最小のコストで最大の変更を行えるようにします。
シリコン精度のサインオフのためのタイミングエンジンを実装し、インプリメンテーションにおいても共通タイミングエンジンとして使われ、バックエンド設計者と高品質のスタティック・タイミング解析と使い易さを求めているフロントエンド論理設計者の両方に役に立ちます。
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