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Functional Verification

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フォーマル解析

製品の品質を向上させると同時に設計と検証の時間を短縮するためには、テストベンチのシミュレーションの必要なくアサーションを用いてRTLの機能的な正しさを検証する、フォーマルな手法が必要です。ケイデンスのフォーマル解析テクノロジは、テストベクタを用いずにアサーションベースの検証を行うことが可能となり、テストベンチ・シミュレーションに較べて何ヶ月前倒しに検証を開始することが可能となります。

Incisive Formal Verifier

テストベンチが利用可能となる前に、アサーションベース検証フォーマル解析とデバッグを行えます。これにより、より早く検証済みRTLデザインを得ることができます。

詳しくは(英語サイト)

Cadence SoC Functional Verification Kit

再利用可能な先進的検証テクニックの採用を自動化かつ容易にし、検証作業の生産性と予測性を高めます。インタラクティブなフローベースのアプローチを使って‘検証計画から検証収束までのメソドロジ’をインプリメントします。

詳しくは(英語サイト)

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

詳しくは(英語サイト)