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ENCOUNTER DFT ARCHITECT

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Encounter DFT Architectは、Encounter RTL Compiler の拡張機能で、業界初のフルチップでのICテスト実装環境であり、トップダウン、ボトムアップ、階層デザインをサポートします。搭載する機能は、フル／パーシャルスキャン挿入、拡張性のある圧縮回路（XORおよびMISR）、メモリBIST(MBIST)、PLLなどの内部発生クロックを用いた At-Speed テストを可能とするOPCG(On Product Clock Generation)、バウンダリ・スキャン生成(1149.1/6)、I/Oテスト、パワーを考慮したDFTの実装です。

故障検出率の最適化手法として様々な機能を有しています。自動化されたシャドウ・ロジックの挿入やテスト・ポイントの自動挿入（TPI）などの機能を用いて、最高品質のパターン生成と高検出率を実現します。TPIは、ATPGエンジンを呼び出して行い、Random Resistive Fault Analysis (RRFA) もしくはDeterministic Fault Analysis (DFA)のアルゴリズムを選択できます。

マルチ・サイト・ウェーハ・テストを含め、低コストのテスターを用いた生産性の高いテストを実現するための省ピンテストにも対応しております。
MBISTは、冗長救済、フェイルビットマップの取得が可能で、TAPコントローラもしくはダイレクト・アクセスの両方に対応しています。

At-speed テストに対応した OPCG マクロの仕様は、ユーザが自由にプログラム可能です。OPCGマクロは自動挿入され、ATPG処理時に必要な入力ファイルが出力されます。

Encounter DFT Architectは、“design-with-test”のために統合化された定義・挿入・検証の手法であり、低電力デザインにも対応したICテストのインフラです。RTL Compiler によるグローバル・シンセシスとCommon Power Format(CPF)を用いることで、ユーザ定義に基づいて、デザインのあらゆるテスト構造を、ワンパスで生成、挿入、階層間接続、そして検証を行います。Encounter DFT Architectによって、より高品質なテストが、より早く、より低コストで実現できます。

利点

・ エリア・タイミング・パワーを同時に考慮しながら、コンカレントなロジックおよびDFT合成（グローバル・シンセシス）
・ テスト手法やテスト構造の検証・解析を、Logic Design のフェーズで行なうことにより、DFT設計を効率化（以下図参照）
・ At-Speedテストのための、OPCG (OPCG：On Product Clock Generator)の自動挿入とATPG入力ファイルの自動生成
・ パワーを考慮した低電力DFT技術： クロックゲーティング、Multi-Supply/Mulit-Voltage(多電源多電圧)、MTCMOS(Multiple Threshold CMOS)、パワーシャットオフ等と包括
・ 低電力ATPG技術をベースにした早期の電力見積もり：　テストモードにおける消費電力の見積もり、パワー削減、イタレーションおよびリスピンの排除
・ 論理合成と全く同じ環境を用いた、論理合成からDFT合成までをワンパスで実行可能
・ 階層設計フローおよびフラット設計フローの両方に対応
・ 人手による作業をなくすことによって人的エラーを排除
・ 早期テスタビリティ解析とTPI (Test Point Insertion) を用いた故障検出率の最適化
・ 完全統合されたメモリBISTソリューションによるメモリテスト開発工数削減
・ フレキシブルな圧縮回路のサポート（MISR, XOR やハイブリッド）により大幅な製造時テストコストの削減、スループットの向上、故障診断フローの最適化
・ フル・スキャンの検出率を維持しつつ、高い圧縮率を実現する、最先端のマスキング技術をサポート
 

Encounter Testファミリによる完全なRTL-to-Siliconのテスト環境

お問い合わせ先

上記内容に関するお問い合わせはこちらよりお願いいたします。