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ENCOUNTER TESTが提供するRTL-to-Siliconの完全なテスト環境

昨今、急激に設計が大規模化・複雑化するにつれ、ナノスケールのシリコンに対する適切なテストベクタの生成が困難になっています。そのため、これまでのテスト手法のままでは、不良品を出荷する可能性が高くなってきます。ケイデンスのテストソリューションは、タイミングと電力を考慮しながらDFTの挿入とATPGを可能にし、テストカバレッジの向上と製品の高品質化を実現します。さらに、優れた診断技術および手法により、出荷可能な歩留りに至るまでの立ち上げを加速し、最先端ICにおける利益率を向上させます。
◆ユーザ事例◆

Texas Instruments社 (インド)
「階層化.／非対称圧縮技術を 28nm極低消費電力デバイスに適用したケーススタディ」
（CDNLive!　India 2010にて発表）

-技術概要
Encounter Test を用い、階層化.／非対称圧縮技術を数百万ゲート規模の 28nm極低消費電力デバイスに対して適用しました。このホワイトペーパーでは、階層化.／非対称圧縮技術の必要性、問題点とその効果について紹介します。

Texas Instruments社 (インド)
「圧縮ソリューション、サイドスキャンを利用したXマスキング制御の生成、At-Speed クロック生成の制御を適用し、ケアビット生成に与える影響についてのケーススタディ」　（CDNLive!　India2010にて発表）

-技術概要
圧縮スキャンは、テスト時間とテストデータ量を削減する、最もポピュラーで効果的なDFT技術の1つです。得られる圧縮効果は、デザイン依存である、DUT に必要なケアビットに大きく依存します。このホワイトペーパーでは、Encounter Test を用い、圧縮ソリューション、サイドスキャンを利用したXマスキング制御の生成、At-Speed クロック生成の制御を適用し、ケアビット生成に与える影響について紹介します。
 
ケイデンスのテストソリューションには、以下の図1が示す3つの構成があります。
・DFT（テスト回路の実装） →Encounter RTL Compiler / Encounter DFT Architect
・ATPG（テストパターン生成） →Encounter True-Time ATPG
・Diagnostics（故障診断） →Encounter Diagnostics

図1.Encounter Testファミリによる完全なRTL-to-Siliconのテスト環境

お問い合わせ先

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