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IC設計サイクルのアーキテクチャ・フェーズで決定された仕様は、チップの最終的な面積、消費電力、性能、そしてコストに大きな影響を与えます。ケイデンスのチッププランニングのソリューションは、迅速に"what-if"解析を行い設計仕様を最適化することにより、しばしば相反する面積、消費電力、性能のゴールのバランスをとり、最適なチッププランを設計チームが達成できる環境を提供します。
ICの面積、消費電力、リーク電流、性能の達成の可否、そしてコストの正確な予測を可能にします。ユーザーが技術的、および経済的なゴールのバランスをとるため、非常に多くのチップ実装の予測結果を数値化することができ、そして比較することができるアーキテクチャ探索の環境を提供します。
全社的なICプランニングおよびIP再利用のための環境で、技術的および経済的な予測精度を最大化する必要のある大規模でグローバルな組織のために設計されています。カスタムIPや製造プロセスを含め、ICの面積、消費電力、リーク電流、性能、そしてコストの予測を可能にする、総合的なIP再利用マネージメント・システムです。
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