Logic Design

Cadence InCyte Chip Estimator

ICの面積、消費電力、リーク電流、性能の達成の可否、そしてコストの正確な予測を可能にします。ユーザーが技術的、および経済的なゴールのバランスをとるため、非常に多くのチップ実装の予測結果を数値化することができ、そして比較することができるアーキテクチャ探索の環境を提供します。

Cadence Chip Planning System

全社的なICプランニングおよびIP再利用のための環境で、技術的および経済的な予測精度を最大化する必要のある大規模でグローバルな組織のために設計されています。カスタムIPや製造プロセスを含め、ICの面積、消費電力、リーク電流、性能、そしてコストの予測を可能にする、総合的なIP再利用マネージメント・システムです。

Encounter Conformal Constraint Designer

制約の生成、検証、そして再調整を自動化し、タイミング制約が設計プロセス全体にわたって有効であることを保証し、設計者がすばやくタイミング収束を達成するようにサポートします。

Encounter RTL Compiler

性能、エリア、電力、そしてシグナル・インテグリティを同時に最適化できる環境を提供します。特許を取得したユニークなグローバル・フォーカス・アルゴリズムと、物理設計を考慮した配線予測により、短TATで高品質な合成結果を実現します。

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

Encounter Conformal Equivalence Checker

RTLからレイアウトまでの設計工程の中で、複雑なデータパス、デジタル・カスタムロジック、カスタムメモリそしてFPGAのデザインを取り扱うことが可能です。加えて、機能チェックを行いクロックの同期も検証可能です。

Encounter Conformal Low Power

等価性検証と低電力設計のための機能検証を組み合わせ、フルチップでの機能、及び構造検証を可能にします。

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

Encounter Conformal ECO Designer

自動的なECO解析とデザイン・ネットリストの修正を、最先端の等価性検証と組み合わることにより実現します。自動化と予測性の向上をECOプロセスにもたらします。

Encounter Test Architect

消費電力を考慮したテストパターン生成、およびフルチップ・テストの仕様作成、入力、そして検証のための統一されたメソドロジを使い、デザインチームがテストのコストを最小化する手助けを行います。

Encounter True-Time Test

特許を取得したパターン・フォルト・テクノロジによる欠陥ベースのモデリング機能を提供します。縮退や遷移フォルト・モデルのサポート、またタイミングや電力を意識したATPGエンジンを提供し、微小遅延の欠陥を検出します。

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

Encounter Timing System

シリコン精度のサインオフのために電気的な解析と共通タイミングエンジンを必要としているバックエンドのインプリメンテーション・エンジニアと同様に、高品質のスタティック・タイミング解析と使い易さを求めているフロントエンド論理設計者の両方に役に立ちます。

Incisive Formal Verifier

テストベンチが利用可能となる前に、アサーションベース検証フォーマル解析とデバッグを行えます。これにより、より早く検証済みRTLデザインを得ることができます。

Incisive Design Team Simulator

SystemVerilogを含め多言語の完全なシミュレーションをサポートします。幅広いカバレッジ(コード、ファンクショナル、トランザクショナル)とHDL解析機能を提供します。

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

Incisive Verification IP

先進的なテストベンチ、抽象度の高いテストベンチのためのトランザクションベース・アクセラレーション、フォーマルやシミュレーション、またアクセラレーションで利用可能なブロックレベル検証のためのアサーションベースVIP、そしてエミュレーションとインサーキット検証をサポートします。複雑なプロトコル(PCI Express、 AMBA、 USB、 OCP、 Ethernet その他) に幅広く利用可能です。OVMに準拠しさまざまなIEEE標準言語をサポートします。

Cadence Low-Power Methodology Kit

低消費電力のテクニックの導入を容易にし、利用する上での各種情報・ノウハウを提供します。フロントからバックまでの完全なメソドロジ、ベストプラクティス、チェックリストそしてリファレンス・フローを提供し、低消費電力設計フローの導入のリスクをなくします。

Incisive Desktop Manager

検証タスクと結果の可視化と、ツールの自動実行のサポートを行います。

Incisive Verification IP

先進的なテストベンチ、抽象度の高いテストベンチのためのトランザクションベース・アクセラレーション、フォーマルやシミュレーション、またアクセラレーションで利用可能なブロックレベル検証のためのアサーションベースVIP、そしてエミュレーションとインサーキット検証をサポートします。複雑なプロトコル(PCI Express、 AMBA、 USB、 OCP、 Ethernet その他) に幅広く利用可能です。OVMに準拠しさまざまなIEEE標準言語をサポートします。