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Logic Design
富士通、ケイデンスのEncounter Conformal ECO Designerを採用
(2010/7/23)
富士通セミコンダクターがケイデンスのチップ・プランニング・テクノロジを採用
(2010/7/21)
ケイデンス、TLMドリブン設計・検証機能、3次元IC設計機能、
および統合DFM機能をTSMCのリファレンス・フロー11.0に提供
(2010/6/14)
ケイデンス、SoC開発における東芝との協業関係を拡大
(2009/11/17)
日立、ケイデンスのOPMISR圧縮テクノロジを活用し、ITRSロードマップの圧縮水準を4年先駆けて達成
(2009/11/4)
ケイデンスとARMのファブリックIP、SoCのIP統合作業における生産性向上と製品市場投入期間短縮に向けて協業
(2009/10/21)
ケイデンス、マルチコアのサポート拡張により、性能におけるリーダ-シップをさらに確立
(2009/9/30)
日本ケイデンス・プレスリリース一覧
2010
2009
2008
2007
煩わしいECOをバッサリ削減!
Encounter Conformal ECO DesignerポストマスクECO機能のご紹介
(THE SOUND OF CADENCE Vol.71 掲載記事)
低消費電力設計向けフロント・エンド製品新機能
(THE SOUND OF CADENCE Vol.70 掲載記事)
IP検索サイト「ChipEstimate.com」とチップ見積りツール「Cadence InCyte Chip Estimator」
(THE SOUND OF CADENCE Vol.69 掲載記事)
ECOのTATおよびQoRを劇的に改善するENCOUNTER CONFORMAL ECO DESIGNER
(THE SOUND OF CADENCE Vol.68掲載記事)
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