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物理的な配線遅延が支配的な昨今のチップでスタティック・タイミング解析を実行するには、論理設計者がフィジカル設計を習得することなく物理的な効果を考慮できる手法が求められています。ケイデンスのスタティック・タイミング解析は、物理設計の影響を論理設計向けのユースモデルと解析環境に組み込み、生産性と精度を向上させます。
シリコン精度のサインオフのために電気的な解析と共通タイミングエンジンを必要としているバックエンドのインプリメンテーション・エンジニアと同様に、高品質のスタティック・タイミング解析と使い易さを求めているフロントエンド論理設計者の両方に役に立ちます。
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