Manufacturability Signoff (DFM)

レイアウト・デザイン最適化

従来のICインプリメンテーション・ツールは単純な配線レイアウトを生成します。ケイデンスのchip optimizer technologyは革新的なスペース・ベースのアプローチにより、露光波長以下のリソグラフィなど最先端の製造プロセスの最も厳しいルールに対応します。これは電気的制約、製造ルールそしてタイミングの目標値に基づいてレイアウトを最適化し、製造性、歩留まり、そしてチップの電気特性を向上させます。