高歩留まりのゴールを早期に達成するために、設計者はランダムな欠陥を検出、修正し、そしてタイミング、エリア、パワーのバランスをとらなければなりません。ケイデンスのdesign for yieldテクノロジは、設計者に複雑なレイアうとが設計ターゲットに合っているか、物理的にに実現可能かどうか早期に正確な見通しを与え、高速で柔軟な実現可能性の解析を提供します。実際のシリコンと合わせこまれた欠陥のモデルで、設計チームは欠陥を解析しデザインを最適化し、テープアウト前にフィジカルなYieldの損失を減少させることができます。
Encounter Digital Implementation System
Encounter Digital Implementation System は大規模で高性能のデジタル・インプリメンテーションに対し、単一でスケーラブルなマルチCPU可能の設計環境にて、ばらつきや製造を考慮した設計の収束、低消費電力、ミックス・シグナルのインプリメンテーション、統合されたサインオフのための完全なソリューションをお届けします。
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