Manufacturability Signoff (DFM)

リソ・アウェア・デザイン

45nmプロセスの出現により、SOC、ASIC、そしてカスタム設計を行う際には、リソグラフィによるシステマティックなばらつきを考慮に入れなければなりません。ケイデンスのリソグラフィ・アウェアな設計ソリューションは、設計者が配線レイアウト設計時にリソグラフィによる致命的な欠陥を予防し、ファウンダリ・メーカに認定されたモデルベース手法を用い、それらを検出し、自動的に修正することができるようにサポートします。設計したレイアウトがシリコン上で実現されることを検証し、設計チームは歩留まりを最大化し、チップ性能を改善し、そしてコストのかかるシリコンリスピンをなくすことができます。