Manufacturability Signoff (DFM)

Cadence Litho Physical Analyzer

リソグラフィのホットスポットを検出し修正します。モデルベース・テクノロジを使用し、シリコン上に形成される（contour）をすばやく正確に予測します。チップの電気特性を向上し、歩留まりを向上することができます。

Cadence Litho Electrical Analyzer

Litho Physical Analyzerで出力したcontourからデバイス／接続の電気特性を抽出します。システマティックなばらつきによるタイミングとリーク電流のホットスポットの検出と修正を行います。

Cadence CMP Predictor

モデルベースのCMPホットスポット検出とCMPアウェアなRC抽出により、デザインの性能と歩留まりを高めます。

Cadence Physical Verification System

インプリメンテーションからサインオフまで、お使いいただけます。DRCとLVSを短時間で実現できます。

Assura Physical Verification

SOC設計のための高歩留まりのカスタムIPのDRC、LVSを行います。

Cadence Chip Optimizer

3D のスペース・ベースのアプローチを用い、電気的制約、製造ルール、タイミングの目標値に基づいてレイアウトをモデル化し、解析、最適化します。

Encounter Diagnostics

製造テストからの結果を解析し、システマティックな欠陥を見つけ、設計レイアウトの中で正確に位置を特定することにより、歩留まり立ち上がりを加速します。

Encounter Digital Implementation System

Encounter Digital Implementation System は大規模で高性能のデジタル・インプリメンテーションに対し、単一でスケーラブルなマルチCPU可能の設計環境にて、ばらつきや製造を考慮した設計の収束、低消費電力、ミックス・シグナルのインプリメンテーション、統合されたサインオフのための完全なソリューションをお届けします。

Cadence MaskCompose Reticle and Wafer Synthesis Suite

レチクル／ウェハレイアウト合成を自動で最適化します。エラーをなくし、マスク作成のサイクルタイムを低減させます。

Cadence QuickView Layout and Manufacturing Data Viewer

GDS II/OASISなどのレイアウト設計データとをいろいろな業界標準のEB描画フォーマットをビューすることができます。製造関連のデータを重ね合わせてビューすることもできます。